SystemVerilog中Tasks and Functions 1—Verilog Task and Function回顾 | begin/end可忽略 | Function中Output类型参数

目录

1 Verilog-2001 Task and Function回顾

2 可选的begin/end 和 命名ends

3 Function Output类型参数

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1 Verilog-2001 Task and Function回顾

Task	可以有任意数目的input，output或inout参数 可以包含时序控制：@(...)，#delay, wait
Function	只能包含一个或多个input类型参数 不能包含时序控制 返回一个值——vector, real 或 integer

automatic 子程序：

• 每次调用都会复制一份新的子程序。
• 当前调用有独立的变量和参数。
• 变量赋值必须使用阻塞赋值。 

2 可选的begin/end 和 命名ends

在SystemVerilog中，可以忽略begin和end关键字。可以在子程序末位endtask或endfunction后加上子程序名。

task write_mem(
    ...);
//begin
    ...
//end
endtask:write_mem


function int printer(
    ...);
//begin
    ...
//end
endfunction:printer

3 Function Output类型参数

在SystemVerilog中，一个Function可以有input，output和inout类型的参数。输出参数在Function传出返回值时，会被同步传出。这使得Function可以有多个返回值，也使得void函数可以有返回值。未定义方向的参数默认方向为input，未定义变量类型的参数默认类型为logic。

module TestModule;

  function automatic void modifyInOutOutput(inout int a, output int b);
    a += 1;
    b = a * 2;
  endfunction

  initial begin
    int x = 5;
    int y;
    
    $display("Before function call: x = %d, y = %d", x, y);
    
    modifyInOutOutput(x, y);
    
    $display("After function call: x = %d, y = %d", x, y);
  end

endmodule

在这个例子中，modifyInOutOutput函数接受一个inout类型的整数变量a和一个output类型的整数变量b作为参数。函数内部，对a进行自增操作，并将a的值乘以2赋给b。在initial块中，我们声明了一个整数变量x和y，并将它们的初始值分别设置为5。然后调用modifyInOutOutput函数，将x和y作为参数传递进去。在函数调用之前和之后，使用$display语句输出x和y的值，以观察函数对这些变量的修改。

运行该代码，输出结果如下：

Before function call: x = 5, y = 0
After function call: x = 6, y = 12

可以看到，函数修改了x的值，并通过b参数返回了计算结果给y。因为a是inout类型，所以函数内部对a的修改也会反映到函数外部的变量x上。

这些变化的目的是使Function可以像Task一样返回多个参数，这样在可综合设计中就可以避免使用Task.