FPGA外部时钟接入

adc_dco_p/n 为输入的差分信号
adc_dco_bufg 为处理完成的时钟信号

// 输入为250M差分时钟（源自adc的dco时钟）
   IBUFDS #(
      .DIFF_TERM("TRUE"),      
      .IBUF_LOW_PWR("FALSE"),  
      .IOSTANDARD("DEFAULT")   
   ) IBUFDS_for_dco1(
      .O(adc_dco_sng),
      .I(adc_dco_p),          
      .IB(adc_dco_n)          
   );
   
   BUFG BUFG_for_dco1(
   .I(adc_dco_sng),
   .O(adc_dco_bufg)
   );

这时，综合仍然会报错：Place:1153 - A clock IOB / BUFGCTRL clock component pair have been found that are not placed at an optimal clock IOB / BUFGCTRL site pair…

需要在.ucf的约束文件中加入：

NET "adc_dco_p" CLOCK_DEDICATED_ROUTE = FALSE;

这样的方式可以将error改成warning，综合通过。