笔试总结（四）

1、如下图所示，当CLK1为100MHz时，约束set_input_delay -clocks CLK1 -max 5sig_a，如果CLK1变成50MHz，需要保证的约束效果不变，此时input_delay应该设置为多少？（A ）（大疆FPGA逻辑岗B卷）

A 15ns B 20ns

C 5ns D 10ns

set_input_delay是设置输入延迟用的命令，同样的set_output_delay就是设置输出延迟的命令；-clocks（约束语句中一般用-clock）后面紧跟的是时钟源的名字，可以来自时钟输入管脚，也可以是用户创建的虚拟时钟，题目图中给出的是CLK1；-max描述了用于建立时间分析的包含有板级走线和外部器件的延时（如果是-min则描述了用于hold分析的包含有板级走线和外部器件的延时，两者同时存在，往往分别设置） 这里设置的值为5ns（输入约束的时延值可以理解为有效数据沿相对于时钟的偏移，如果时延值为正说明数据相对于时钟向后偏移，时延为负说明数据相对于时钟向前偏移）；最后是输入信号的名字，题目图中给出的是sig_a。这句话完整的解读是：设置输入延迟，输入信号sig_a相对于输入时钟CLK1的最大延迟为5ns。这个约束命令不是从内部延时的角度来约束端口时序，而是从系统角度来约束的。是告诉时序分析工具输入信号和输入时钟之间的延迟关系，不是调节输入信号的延迟。

源同步模型：由源端（外部器件）提供同步时钟和同步数据，即用于产生数据的时钟和输出的时钟是同源的。

系统同步模型：整个系统由一个晶振源给不同的子系统提供时钟。
自同步模型：特指高速串行接口之间的通信模式，外部器件产生的数据流同时包括数据和时钟信息（因为模型细节未给出，所以看起来像串口，其实和串口内部实现方式区别很大）
因为系统同步模式不利于传送高速数据，所以系统同步模式在我们实际的应用过程中已经很少了。而采用自同步模式的都是高速串行通信，其时序和接口是相当复杂的，往往不作为从输入到寄存器之间路径的时序分析模型。源同步的方式改进系统同步接口中时钟频率受限的弊端，大大提升了总线的速度，应用广泛，所以我们以源同步模型来进行分析。

源同步模式数据和时钟的从外部器件发出的关系又分为两种，一种是时钟和数据边沿对齐模式，另一种是数据和时钟中心对齐的模式。

在理论上源同步模式信号的传送可以不受传输延迟的影响，所以源同步接口也经常应用 DDR（Double Data Rate）的方式，在相同时钟频率下提供双倍于SDR（Single Data Rate）接口的数据带宽。
在外部器件的内部会有寄存器所产生的Tco路径延迟，这个延时会造成源时钟和数据的相位差，这个相位差会一直传递到FPGA端，即使忽略源时钟和数据的PCB板级布线影响这个差值仍然存在。
对于中心对齐的源同步接口，时钟转换与数据有效窗口的中心对齐。相同的时钟沿用于启动和捕获数据。源同步接口中数据和时钟的PCB板级布线延迟基本相等，可以忽略不记。所以公式为（公式推导过程这里不再给出）：
Input max delay = CLK1 - Tcomax（①数据在时钟上升沿之前有效）
Input min delay = Tcomin（②数据在时钟上升沿之后有效）
对于边沿对齐的源同步接口，时钟转换与数据转换同时发生。在此情况下时钟与数据结尾对齐。同理源数据和时钟的PCB板级布线延迟基本相等，也忽略不记。所以公式为（公式推导过程这里不再给出）：

Input max delay = Tcomax（②时钟上升沿后数据无效）

Input min delay = -Tcomin（①时钟上升沿之前数据无效）

2、下列关于代码覆盖率描述错误的是（ C ）。（大疆FPGA逻辑岗B卷）

A 代码覆盖率包括条件覆盖率

B 代码覆盖率达到百分之一百仍然可能有bug

C 代码覆盖率包括功能覆盖率

D 代码覆盖率包括语句覆盖率

代码覆盖率：衡量验证进展的最简易的方式是使用代码覆盖率。这种方式衡量的是多少行代码已经被执行过。代码覆盖率衡量的是测试对于设计规范的实现究竟测试得有多彻底，而非针对验证计划。IC验证中的代码覆盖率包括行覆盖率、条件覆盖率、状态机覆盖率和翻转覆盖率。

语句覆盖率：也称为行覆盖率，段覆盖率，基本块覆盖率，这也是最常见的一种覆盖率，就是度量被测代码中每个可执行语句是否被执行到了。

功能覆盖率：验证的目的就是确保设计在实际环境中的行为正确。设计规范里详细说明了设备应该如何运行，而验证计划里则列出了相应的功能应该如何激励、验证和测量。功能覆盖率反映开发出来的需要覆盖的功能点覆盖的比例和设计意图紧密相连的，有时也称为规范覆盖率，而代码覆盖率则是衡量设计的实现情况。所以代码覆盖率不包括功能覆盖率 所以C选项错误。

3、以下哪些手段可以降低SRAM的动态功耗（BC ）。（大疆FPGA逻辑岗B卷）（多选）

A 不访问SRAM时，关闭时钟

B 不访问SRAM时，地址线不翻转

C 不访问SRAM时，写数据线不翻转

D 不访问SRAM时，将其Power down

静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种。所谓的“静态”是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器（DRAM）里面所储存的数据就需要周期性地更新。然而，当电力供应停止时，SRAM储存的数据还是会消失（被称为Volatile Memory），这与在断电（Power down）后还能储存资料的ROM或闪存是不同的。所以D选项不能作为降低SRAM的动态功耗的手段，断电（Power down）会导致数据的丢失。

CMOS管功耗 = 动态功耗 + 静态功耗
静态功耗：是时钟不工作的状态下所需的功耗。数字和模拟逻辑都消耗静态功耗，在模拟系统中，静态功耗主要包括由其接口模拟电路的静态电流决定的功耗。

动态功耗：是在器件工作时所增加的功耗，它由切换信号及容性负载的充放电引起。影响动态功耗的主要变量是电容充电、工作电压和时钟频率。所以在SRAM不工作的时候关闭控制SRAM时钟，而SRAM中的数据并不会丢失。

动态功耗 = 负载功耗 + 内部功耗

负载功耗：指CMOS管在翻转过程中对负载电容进行充放电消耗的功耗。

内部功耗：指CMOS管在翻转过程中，对内部结点电容进行充放电消耗的功耗及短路电流消耗的功耗。

而B选项和C选项就是要SRAM在不工作的时候减少其地址线和写数据线的翻转，也就是相当于减少CMOS管的翻转，所以是可以降低动态功耗的。

4、从奈奎斯特采样定理得出，要使实信号采样后能够不失真还原，采样频率f与信号最高频率fs的关系是：（A ）。（大疆FPGA逻辑岗B卷）
A f大于等于2fs B f小于等于2fs

C f大于等于fs D f小于等于fs

采样定理说明采样频率与信号频谱之间的关系，是连续信号离散化的基本依据。

在进行模拟/数字信号的转换过程中，当采样频率f大于信号中最高频率fs的2倍时(f > 2fs)，采样之后的数字信号可以完整地保留原始信号中的信息，但一般实际应用中保证采样频率为信号最高频率的2.56～4倍，否则采样数据中就会出现虚假的低频成分，产生频谱的混叠（相位/频率模糊），所以A选项正确。

5、以下哪种异常可以用逻辑分析仪测试（ B ）。（大疆FPGA逻辑岗B卷）
A 信号间串扰过大 B 6个信号的异常组合

C 信号占空比超标 D 信号上升沿缓慢

逻辑分析仪是分析数字系统逻辑关系的仪器。逻辑分析仪是属于数据域测试仪器中的一种总线分析仪，即以总线（多线）概念为基础，同时对多条数据线上的数据流进行观察和测试的仪器，这种仪器对复杂的数字系统的测试和分析十分有效。逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。由于逻辑分析仪不像示波器那样有许多电压等级，通常只显示两个电压（逻辑1和0），因此设定了参考电压后，逻辑分析仪将被测信号通过比较器进行判定，高于参考电压者为High，低于参考电压者为Low，在High与Low之间形成数字波形。

在对数字信号进行观察时，尤其是对FPGA中的内部、接口信号进行观察时，我们常常会用到逻辑分析仪，因为我们的数字信号只有高（1）和低（0），且很多信号是并行执行的，用逻辑分析仪来观察再适合不过了，且还可以通过FPGA开发工具在FPGA内部搭建在线逻辑分析仪（Intel的FPGA开发工具Quartus中的在线逻辑分析仪叫SignalTap、Xilinx的FPGA开发工具ISE中的在线逻辑分析仪叫ChipScopes、Xilinx的FPGA开发工具Vivado中的在线逻辑分析仪叫ILA、Lattice的FPGA开发工具Diamond中的在线逻辑分析仪叫Reveal），来抓取FPGA内部的信号，十分的方便。
串扰是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声
容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。检查这种问题用示波器是最好的了
信号上升沿缓慢是一个过程变化，不是所谓的只有高（1）和低（0）的情况，应该用示波器来观察，而不是逻辑分析仪

6、下图所示环形振荡器，单个反相器延时为3us，稳定震荡后，输出的周期信号频率为多少？（ D ）。（大疆FPGA逻辑岗B卷）
A 60us B 15us

C 20us D 30us
环形振荡器，由奇数个反相器输出端和输入端首尾相接构成，反相器的每一级都会进行一次取反。之所以使用奇数个反相器是因为偶数个（输入是什么输出就是什么）反相器会形成正反馈，会出现电路锁定问题，无法形成振荡。而奇数个（输出是输入的取反值）反相器形成负反馈，可以形成振荡。

环形振荡器的振荡周期=单个反相器延迟时间反相器2，所产生的方波频率=1/(单个反相器延迟时间反相器2)

这种振荡器的特点是线路简单，起振容易，如果不加延迟网络则不需要阻容元件，便于集成化，缺点是没有延迟网络频率不便于灵活选择，要实现低频振荡需要很多的反相器因而不易实现，另外由于门电路延迟时间有一定误差，制作时频率不太准确。如果加上阻容网络，则与同样需要阻容元件的对称多谐振荡器或非对称多谐振荡器相比，所需芯片面积和成本不占优势。主要应用于集成电路内部集成的要求不高的高频振荡，以及普通数字电路中的简易振荡器。

7、下列说法正确的是：（ C ）。（大疆FPGA逻辑岗B卷）
A Altera的MAX7000系列属于FPGA结构

B FPGA全称为复杂可编程门阵列

C 基于SRAM的FPGA器件，每次上电之后必须重新进行配置

D FPGA是基于乘积项结构的可编程逻辑器件

除了MAX10以外，其他的该系列产品都是CPLD。所以A选项错误。

FPGA是Field Programmable Gate Array的缩写，全称为现场可编程门阵列；CPLD是Complex Programmable Logic Device的缩写，全称为复杂可编程逻辑器件。所以B选项错误

FPGA是基于查找表结构的可编程逻辑器件，而CPLD是基于乘积项的可编程逻辑器件。所以D选项错误。

8、在数字电路设计中，要求模块设计中保持寄存器输入输出的好处（D ）。（大疆FPGA逻辑岗B卷）

A 没有好处 B 降低亚稳态概率

C 提高仿真速度 D 利于时序收敛

模块的边界尽量使用寄存器来做数据的交互，UG949中给出了参考建议：层级边界输出加寄存器是为了将关键路径限定在单个模块或边界之内。也可以在层级边界考虑输入加寄存器。通常而言，分析并修复位于一个模块中的时序路径比跨多个模块的路径要容易得多。任何在层级边界上的路径为寄存器化，都应在重建层级或扁平化层级的条件下完成综合，以实现跨层级优化。在逻辑边界上寄存数据路径有助于在整个设计进程中保持（用于调试的）可跟踪性，因为这样可以尽量避免跨层级优化，逻辑也不必跨模块移动。这样才能使系统保持更好的时序

9、关于网表仿真的描述正确的是：（ ）。（大疆FPGA逻辑岗B卷）
A 为了保证芯片的正常工作，即使在时间和资源紧张的情况下，也需要将所有RTL仿真用例都进行网表仿真并且确保通过

B 网表仿真的速度比RTL仿真的速度更快

C 网表仿真不能发现实现约束的问题

D 网表仿真可以发现电路设计中的异步问题

在FPGA设计流程中，所有的代码最后都会生成一个个的网表文件，这些网表文件就是FPGA最底层的东西，它反映着整个工程的门电路搭建。

计算机对Verilog不能直接识别，所以要通过编译器和综合工具进行翻译。编译器检查你的语法错误，以及初步逻辑功能是否正确，然后综合工具再将Verilog语言所描述的电路功能转化成“网表”。

综合以后就会生成网表文件，这个文件只是一个电路的雏形，这步完成以后你可以看到RTL电路（RTL级即寄存器级，可以看到寄存器和门电路，主要体现的是逻辑连接关系和模块间的结构关系，和具体的FPGA器件无关） 也可以看到Technology 电路（将RTL电路所表达的结构进行优化，增加或减少一些模块，更接近于最后底层硬件映射的结果，以便于映射到具体的FPGA器件上），就是综合器最后综合出了你设计的功能的逻辑电路，放在网表文件中。到网表层时，你的HDL语言已经完成了自身的使命（语言已经转化成电路了），这时还需要用综合器生成的网表文件根据不同的FPGA来具体的细化这张网表。比如说FPGA开发工具可以具体的算出某个信号的延迟是多少，其中包括多少的走线延迟和多少的组合逻辑延迟。然后最后根据FPGA的内部结构决定把这个门放到哪里，这个就是布局和布线。

RTL仿真（也叫行为仿真、功能仿真、可综合代码的仿真）：这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。仿真时间需要编写的Verilog待测试源文件以及Testbench仿真文件。如果用到了PLL等IP核，还需要挂载器件库文件。

网表仿真：通过网表反标标准延时格式文件（SDF）进行仿真，仿真速度较RTL仿真慢，由于标准延时格式文件通过SDC约束和单元逻辑延时和线网延时而来，可以发现约束问题

如果设计的规模较大的话，网表仿真所耗费的时间就比较长（所以B选项错误），所以常采用形式验证手段来保证门级网表在功能上与RTL设计保持一致（所以A选项错误），配合静态时序分析工具保证门级网表的时序。网表仿真中的门级仿真可以发现异步问题（所以D选项正确）。

10、在芯片制造中，工艺结点分为28nm，12nm，7nm等，其中这些28，12，7的含义是指：（B ）。（大疆FPGA逻辑岗B卷）
A沟道深度 B 栅极宽度
C 器件的高度 D 走线的间距

nm说的就是栅极宽度型场效应管的立体结构图，其中g为栅极，s为源极，d为漏极。
目前集成电路工艺的飞速发展已经有量产的7nm制程的芯片，下一步就是向5nm进军，这样单位面积上的晶体管数量不断增加。而根据登纳德缩放比例，晶体管面积的缩小使得其所消耗的电压以及电流会以差不多相同的比例缩小。也就是说，如果晶体管的大小减半而时钟频率不变，该晶体管的功耗将会降至四分之一。另一方面我们使用新的集成电路工艺可以让设计者大大地提高芯片的时钟频率，因为提高频率所带来的更多的功耗会与晶体管缩放减少的功耗抵消，芯片的性能可以依靠提升时钟频率来获得提高。所以依靠更先进的集成电路工艺我们就可以设计出更复杂、集成度更高、性能更强大的芯片。

11、关于数字通信的特点，下面描述不正确的是（ D ）。（大疆FPGA逻辑岗B卷）
A 抗干扰能力强，且噪声不积累
B 易于集成，使通信设备微型化
C 易于加密，保密性好
D 比模拟通信占据更窄的系统频带，系统设备简单，对同步要求更低

信道（ 指信号传输的通道，可以是有线的，也可以是无线的，甚至可以是包含某些设备）中传输数字信号的系统，称为数字通信系统。数字通信系统可以进一步细分为数字频带传输通信系统，数字基带传输通信系统，模拟信号数字化传输通信系统。

数字频带传输通信系统： 通常把有调制器件/解调器的数字数字通信系统称为数字频带传输通信系统。

数字基带传输通信系统： 与频带传输系统相对应，把没有调制器件/解调器的数字通信系统称为数字基带传输通信系统。

模拟信号数字化传输通信系统： 上面论述的数字通信系统中，信源（信息源，也称为发终端，其作用就是把带传输的消息转换成原始电信号，信源输出的信号称为基带信号。所谓的基带信号就是指没有经过调制的的原始电信号，其特点是信号频谱从零频附近开始，具有低通形式。根据原始电信号的特征，基带信号可分为数字基带信号和模拟基带信号，相应的，信源也分为数字信源和模拟信源）输出的信号均为数字基带信号。实际上，在日常生活中大部分信号（如语音信号）为连续变化的模拟信号。那么要实现模拟信号在数字系统中的传输，则必须在发端将模拟信号数字化，即进行A/D转换；在接收端需进行相反的转换，即D/A转换。

数字通信的优点：
（1）抗干扰能力强： 由于在数字通信中，传输的信号幅度是离散的，以二进制为例，信号的取值只有两个，这样接收端只需要判断两种状态。信号在传输过程中受到噪声的干扰，必然会使波形失真，接收端对其进行抽样判决，以辨别是两种状态中的哪一个。只要噪声的大小不影响判决的正确性，就能正确接收。而模拟通信中，传输的信号幅度是连续变化的，一旦叠加上噪声，即使噪声很小，也很难消除。数字通信抗噪声性能好，还表现在微波中继通信时，它可以消除噪声积累。这是因为数字信号在每次接受后，只要不发生错码，它仍然像是信源中发出的信号一样，没有噪声叠加在上面，因此中继站再多，数字通信仍具有良好的通信质量。而模拟信号中继时，只能增加信号能量（对信号放大），而不能消除噪声。

（2）差错可控： 数字信号在传输过程中出现的错误（差错），可通过纠错编码技术来控制，以提高传输的可靠性。

（3）易加密： 数字信号与模拟信号相比，它更容易加密和解密，因此，数字通信保密性好。

（4）易于与现代技术相结合由于计算机技术、数字存贮技术、数字交换技术以及数字处理技术等现代技术飞速发展，许多设备、终端接口均是数字信号，因此极易与数字通信系统相连接且更易于集成使得设备微型化。

数字通信的缺点：
（1）频带利用率不高： 系统的频带利用率，可用系统允许最大传输带宽（信道的带宽）与每路信号的有效带宽之比来表征。数字通信中，数字信号占用的频带宽。以电话为例，一路模拟电话通畅只占据4khz带宽，但一路接近同样质量的数字电话能要占据20~60khz。因此，如果系统传输带宽一定的话，模拟电话的频带利用率要高出数字电话的5 ~15倍。

（2）系统设备比较复杂： 数字通信中，要准确地恢复信号，接收端必须严格的同步系统，以保持接收端和发送端严格的节拍一致，编组一致。因此数字通信系统及设备一般都比较复杂，体积较大。。不过，随着新的宽带传输信道（如光导纤维）的采用、窄带调制技术和超大规模集成电路的发展，数字通信的这些缺点已经弱化。随着微电子技术和计算机技术的迅猛发展和广泛应用，数字通信在今后的通信方式中必将逐步取代模拟通信而占主导地位。

12、某集成电路芯片，其最大输出低电平VOL_max=0.1V，最大输入低电平VIL_max=1.5V，最小输出高电平VOH_max=4.9V，最小输入高电平VIH_max=3.5V，则其低电平噪声容限VNL=（ A）。（大疆FPGA逻辑岗B卷）

A 1.4V B 1.6V
C 2.0V D 1.2V

输出在0.1V以下会被认为是逻辑“0”，输出在4.9V以上会被认为是逻辑“1”。0.1~4.9V之间是不确定值。同理，输入电压在1.5V以下会被认为是逻辑“0”，输入在3.5V以上会被认为是逻辑“1”。

噪声容限（noise margin） 是指在前一极输出为最坏的情况下，为保证后一级正常工作所允许的最大噪声幅度。

高电平噪声容限 = 最小输出高电平电压- 最小输入高电平电压
即：4.9V - 3.5V = 1.4V

低电平噪声容限 = 最大输入低电平电压 - 最大输出低电平电压
即 ： 1.5V - 0.1V = 1.4V

13、以下哪些电路可以设置False_path（ B ）。（大疆FPGA逻辑岗B卷）
A异步复位
B 异步电路
C 模拟和数字电路接口
D 不同频率之间的电路

False_path是设置伪路径，伪路径是指该路径存在，但该路径上的电路功能不会发生或者是无需时序约束。如果路径上的电路不会发生，那VIVADO综合之后会自动优化掉，因此我们无需考虑这种情况。那么为什么要创建伪路径？创建伪路径可以减少工具的运行优化时间，可以增强实现结果，避免在不需要进行时序约束的地方花费较多时间而忽略了真正需要优化的地方。伪路径一般用于以下几种情况：
（1）跨时钟域
（2）一上电就被写入的数据寄存器
（3）异步复位或测试逻辑
（4）异步双端口RAM

15、如果只使用（2选1MUX）完成异或门逻辑，最少需要多少个MUX（ C ）。（大疆FPGA逻辑岗B卷）
A 3个 B 4个
C 2个 D 1个

而异或逻辑是当两个输入信号A、B的值不同才为1，其逻辑表达式用2选1多路器表达应该为：A？（B？0 : 1） ：（B ？ 1:0）但是我们再仔细观察发现这并不是最简单的结构，上图中间的2选1多路器就是实现的传输门的作用，所以可以直接换成B，变为如下所示的电路结构，所以答案选C。

16、对连续信号进行均匀采样时，采样频率是Ωs，信号最高截止频率为Ωc，折叠频率是（ D ）。（大疆FPGA逻辑岗B卷）
A Ωc/2
B 2Ωc
C 2Ωs
D Ωs/2

如果连续时间信号的频谱分量的最高频率Ωc超过了Ωs/2,那么各周期延拓分量在频率轴上讲发生频谱的混叠现象。换句话说，为了使采样后的样本能够不失真的重构原始信号，那么采样频率必须大于两倍于原始信号频谱的最高频率。

将1/2 Ωs称为折叠频率，或尼奎斯特频率，记为ΩN，Ωc是信号频谱的最高频率

采样定理： 一个连续信号，如果其最高频率成分是Ωc，则其采样频率Ωs必须大于或等于信号最高频率的两倍，或者说，离散信号频谱的折叠频率ΩN必须大于或等于信号的最高频率Ωc。

为了避免频谱混淆，采样频率总是选得比信号最高频率大两倍，一般选到三至四倍。同时为了避免高于折叠频率的杂散频谱进入采样器，造成频谱混叠，在采样以前常常加一个保护性的前置低通滤波器，滤掉高于Ωs/2的频率分量，通常称为去假频滤波器。

17、逻辑表达式A+BC=（B）。（大疆FPGA逻辑岗B卷）
A AB B (A+B)(A+C)
C B+C D A+C

18、某寄存器的地址为addr，现在要求将此寄存器的值取反，下列正确的C语言描述是：（ B ）。（大疆FPGA逻辑岗B卷）
A (unsigned int **)(addr)= - (volatileunsigned int * )(addr)
B * (volatile unsignedint * )(addr)= - (*(volatile unsigned int )(addr))
C (volatile unsigned int * )(addr)= -((volatile unsigned int *)(addr))
D (volatile unsigned int * )(addr)= -(volatile unsigned int * )(addr)

寄存器的地址为addr，需要先把addr转换成指针类型，然后再对指针解引用。(volatile unsigned int * )(addr)是把该寄存器的地址值强制转换成指针类型，然后前面再加“*”解引用