Verilog计数器

新学了一种计数器，只用考虑加一条件和结束条件；

cnt0.v

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
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// Create Date: 2021/06/12 17:25:52
// Design Name: 
// Module Name: cnt0
// Project Name: 
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// Tool Versions: 
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// Dependencies: 
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module cnt0(
    clk,
    rst_n,
    cnt0
    );