FPGA时序分析

目录

1.基础理论

2.建立时间

3.保持时间

4.分析案例

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1.基础理论

         时钟通过CLK PIN管脚输入，到达第一个寄存器的时钟端口经历的时延为Tclk1，到达第二个寄存器的线上时延为Tclk2。第一个寄存器从时钟进入时钟端口驱动寄存器到寄存器输出数据的延时为Tco，Tco为寄存器内部的时延。数据从第一个寄存器Q端口输出，经历Tdata延时到达第二个寄存器的数据输入端。Tdata可能包含路径上的延时以及引入的组合逻辑电路导致的延时。
时序图如下图所示：

         图中，紫色区域为Tsu需要的时间，蓝色的区域为富余的建立时间（Tsu slack）。
（1）如果由于Tdata时间较长，使得Tsu slack为0，但Reg2的D输入口数据仍然比下个时钟上升沿提前Tsu时间到达，则Reg2 寄存器仍然能稳定的采集到输入数据“1”，如下图所示。

（2） 如果由于组合逻辑过于复杂使得Tdata时间过长，使得Tsu slack为负值，Reg2的D输入口数据比下个时钟上升沿提前到达的时间不足Tsu时长，则Reg2 寄存器不能稳定的采集到输入数据“1”，而是个亚稳态，如下图所示。

 （3）时序计算公式

 Tsu_slack = Tcycle + Tclk2 - Tsu - (Tclk1 + Tco + Tdata)；
其中Tcycle为CLK一个时钟周期的时间。

最高时钟频率：Fmax=1/(Tcycle-Tsu_slack)

例：如果已知