触发器的Tsu,Th(二、为什么)

为什么会有建立时间和保持时间的要求？

从D触发器到主锁存器
D触发器的门级结果如下所示：

D触发器是在（上升）边沿进行锁存数据的，也就是clk从在0→1的时候锁存数据，那我们就看看这个上升沿的时候发生了什么：
假设原来的数据是1（也就是从锁存器锁存的数据是1），然后我们要锁存的数据是0。
　首先，要让时钟上升沿之后Q输出为0，根据D触发器的功能：在时钟上升沿的时候锁存在时钟上升沿采到的输入值，并且保持一个时钟周期。
——就是要主锁存器在时钟上升沿之后稳定地锁存住0，换个角度看就是：在上升沿到来以及到来之后，主锁存器负责锁存数据，而从锁存器则是负责传输主锁存器所锁存好的数据；这样一来，我们的研究重点就放在了主锁存器。

从主锁存器到建立时间
　在时钟上升沿到来后，我们要让Q输出0。假如数据的建立时间不足，会发生什么呢，也就是数据0相对于时钟上升沿来得太晚了会怎么样呢？
　　假设在T=0ns的时候，clk从0变成1（为方便分析，假设时钟是理想的，没有跳变延时）。我们假设一个数据D1=0在T=-0.7ns（即比时钟上升沿提前0.7s）的时候到达数据的端口，然后另一个数据D2=0在T=-0.3ns的时候才来到数据端口（也就是说，D1来得早，而D2来得比较晚即建立时间不足）。
　　然后D1这个0翻山越岭越过了反相器，变成1，经过了与门（由于与门的另一个输入clk经非门为1）变成了1，经过或非门之后，使输出Q变成了0，也就是变成了从锁存器要锁存的0值。然后主锁存器Q刚输出0的时候，还不稳定，需要通过反馈使得自己的或非门的输入为1就是需要t1+t2+t3的时间进行维持Q的稳定。
　
简单来说，在clk由0→1之前，输入D要经过这么多个门电路和传输线带来的延迟，才能被主锁存器锁住。
然后我们再看看D2数据翻山越岭，可能刚刚翻到与门那里，时钟沿就来了，它就变不成了从锁存器要锁存的0值，这就是建立时间不足的引起锁存不住值的问题。

保持时间
接着我们看一下保持时间，还是从主锁存器这边看。假如0时刻时钟clk发生0→1的上升沿跳变时，clk的1信号首先需要经过反相器（inst10）变成0信号后传到后面的与门（inst13和inst14），经过t1的延迟时间 ，锁存器保持。（clk=0,主D锁存器打开；clk=1，主D锁存器保持）
那么在这个t1时刻之前，主D锁存器打开的情况下，如果输入端D发生跳变，从0变成1（也就是低电平0这个信号保持得不够久），变换后的数据端高电平1经过t2延时之后，到达与门的另一个输入端。
当t2<t1的时候（由于时钟需要经过反相，一般情况下t1>>t2），相当于主D锁存器打开的情况下，输入从0变为1，相应的锁存的数据就是1，而不是我们要求的0了，即输出错误了。

实际上就是时钟沿跳变之后的值到达与门inst14前，输入D必须保持不变。
我们需要输入D在时钟沿跳变之后保持不变，这个保持时间的实质就是这个t1与t2的差值，即数据到达之后，要保持t1-t2。假如这跟导线很长，即t2的延迟很长，比t1还长，那么保持时间就是一个负值，这时候就完全没有必要关注保持时间了。
从上面的分析还可以知道，保持时间一般情况下会比建立时间小