verilog 门级建模

5.1门的类型

Verilog通过预定义逻辑门原语来支持用户使用逻辑门设计电路，调用这些门级原语与调用自己定义的模块相同，直接使用无需声明。
1、与门或门或非门，都具有一个标量的输出端口和多个标量的输入端，一旦输入端口的值产生变化输出端的值立即重新计算

2、缓冲器（buf），非门（not）一个输入标量，多个输出标量

3、三态门，当控制信号有效的情况下才能传输数据，如果控制信号无效，则输出为高抗组Z

三态门当一个信号由多个驱动源驱动时，可以这样设计驱动源：让它们的控制信号的有效时间相互错开，从而避免了一条信号线同时被两个信号源驱动。

4、实例数组，对某种类型的门进行多次调用，这些门实例之间的区别仅仅在于它们分别连接在不同的向量信号位上。为了简化门的调用。

一次定义八个门的调用

举例实现四路选择器，

5.2 门延迟

实际电路中门都是有延迟的，在verilog中有三种延迟


指定延迟的参数

• 无参数：默认无延迟
• 有一个参数：默认所有延迟都使用这个参数
• 有两个参数：分别代表上升和下降延迟，关断延迟代表二者中最小值
• 有三个参数：分别指定三个延迟
  变化到不确定值x所用时间为三者延迟最小的一个
  

每种类型的延迟可以指定范围，灵活设定延迟。