可测试性设计原理:Wrapping Core (Ⅲ)

Wrapping core


本文主要讲述了The Maximized Reuse Core Wrapping Flow的基本原理,因为相较于The Simple Core Wrapping Flow来讲Reuse对timing和area的影响更小,也是更主流的一种设计流程。参考(翻译)自《Synopsys® TestMAX™ DFT User Guide》,FYI。

The Maximized Reuse Core Wrapping Flow

当function I/O register不是通过buffer或者invert直接连到I/O port时,the simple core wrapping flow会添加dedicated wrapper cell,所以为了减少对于core wrapper时序和面积的影响,TestMax DFT也会提供maximized reuse mode可以复用组合逻辑连接到I/O port 的I/O register。

Maximized Reuse Core Wrapper Cells

  • Shared-Register Wrapper Cells
    默认情况下maximized reuse flow对所有符合共享条件的port使用shared wrapper cells。下面是不包含safe value和包含safe value的shared wrapper cell。它们的逻辑结构不同于同名的simple core wrapper flow wrapper cell。
    The WC_S1 and WC_S1_S Shared Wrapper Cells in Maximized Reuse Flow
    为了最小化面积开销,the maximized reuse flow使用没有状态保持功能的shared wrapper cell进行设计。the wrapper cell使用现有的wrapper register来实现,这就意味着他不是一个hierarchy结构,所产生的wrapper cell功能由一个典型的scan cell来实现。
    The maximized reuse flow也允许function I/O register通过组合逻辑连接到I/O port进行共享。
    Maximized Reuse Examples
    The maximized reuse flow提供了count-based和logic-depth-based来限制function register用来封装I/O port的数量。
    使用现有的function register作为shared wrapper cell可以减少core wrapping的面积需求。shared wrapper cell和port之间的组合逻辑有效的被隔离在block外面是core wrapper logic关心的。这些逻辑必须使用EXTEST wrapper mode来测试,这个mode会执行周边逻辑。
  • Dedicated Wrapper Cells
    在maximized reuse flow中,dedicated wrapper cell被用来封装超过共享阈值的I/O ports。
    这里用到的dedicated wrapper cell与simple core wrapper flow相同。
    WC_D1 and WC_D1_S Wrapper Cells

Maximized Reuse Core Wrapper Chains
在maximized reuse core wrapping flow中,input 和 output wrapper cell被放置在有着单独的输入输出wrapper shift-enable信号的单独wrapper chain。因为shared wrapper cell在maximized reuse core wrapper flow中没有状态保持功能,所以wrapper chain保持scan shift mode以阻止wrapper cell capture值。
下图展示了在inward-facing操作下的shift和capture行为。在scan capture阶段,input wrapper chain保持scan shift(循环保持相同的值)来阻止外部输入。

在这里插入图片描述
下图展示了在outward-facing操作下的shift和capture行为。在scan capture阶段,output wrapper chain保持scan shift来阻止核心驱动的output值(不会干扰到下一个block),core wrapper chain使用逻辑0来驱动以减少功耗。
在这里插入图片描述

这些shift和capture操作适用于在input和output wrapper chain的所有wrapper cell,shared cell, dedicated cell,不使用任何dedicated wrapper cell来保持状态循环。
在transition-delay ATPG,保持shift状态的wrapper chain通过shift相反的值来产生transition。
Maximized Reuse Shift Signal
在maximized reuse flow中,scan-enable和wrapper shift signal受当前test mode限制:

  • 在inward-facing wrapper mode下,input wrapper shift signal is always asserted。
  • 在outward-facing wrapper mode下,output wrapper shift signal is always asserted。
  • 在outward-facing wrapper mode下,internal core scan chain的scan-enable信号is always asserted(为了将value load到scanchain)

在这里插入图片描述

即使使用单个single wrapper shift signal,该信号在input 和 output wrapper chain也会被单独设置。

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synopsys软件简介《一》 2007-08-09 一 Astro  Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术:PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,很快而且方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。 三 TetraMAX TetraMAX ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。 四 Vera Vera验证系统满足了验证的需要,允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品,从单片ASIC到多片ASIC组成的计算机和网络系统,从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量,然后将其结合到test-bench中以尽可能充分测试设计的电路。Vera验证系统适用于功能验证的各个层次,它具有以下特点:与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。 五 VCS VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。 六 Power Compiler Power Compiler?提供简便的功耗优化能力,能够自动将设计的功耗最小化,提供综合前的功耗预估能力,让设计者可以更好的规划功耗分布,在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上,是业界唯一的可以同时优化时序、功耗和面积的综合工具。

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