可测试性设计流程:Wrapping Core(2)Configuring Port-Specific Wrapper Settings

Wrapping Core Flow


本文主要讲述了在wrapping a core的过程中如何对port进行特定设置,以及工具对于相关command的格式要求。参考(翻译)自《Synopsys® TestMAX™ DFT User Guide》,FYI。

Configuring Port-Specific Wrapper Settings

set_wrapper_configuration命令适用于design的所有port。要指定特定port的wrapper cell特性,可以使用set_boundary_cell命令,该命令提供了许多和set_wrapper_configuration相同的option。
例如,要为特定port设置safe value,使用set_boundary_cell -safe_state命令。

set_boundary_cell -class core_wrapper -port port_list -type WC_D1_S -safe_state 0 | 1

Note: 当使用set_boundary_cell命令时,必须在specification中指明wrapper cell的类型。指定的类型应该匹配safe state和share register的特性。在前面的事例中使用dedicated wrapper cell。
为了防止对特定端口列表加wrapper cell,使用以下命令:

set_boundary_cell -class core_wrapper -ports port_list -type none

当一个输出port驱动下行时钟引脚或是异步set reset信号时可能需要这样做,如果对这个输出port加了wrapper,wrapper cell toggle时可能会导致下游逻辑出现不期望的活动。但是将port从wrapper chain移除会减小test coverage,所以应该在移除之前评估操作的必要性。
当要为port添加dedicated wrapper cell时需要指定,不然会默认使用shared wrapper cell,使用set_boundary_cell命令指定WC_D1或者WC_D1_S wrapper cell。

#no  safe  state
set_boundary_cell -class core_wrapper -ports port_list -type WC_D1
#safe  state
set_boundary_cell -class core_wrapper -ports port_list -type WC_D1_S -safe_state safe_value

Note:
如果为wrapper port使用的I/O register不满足作为shared wrapper cell的要求或是无法启用-style shared选项,不能使用set_boundary_cell命令将它强制指定为shared wrapper cell。
要制定特定的wrapper clock用来给dedicated wrapper cell的特定端口指定clock,使用以下命令:

set_boundary_cell -class core_wrapper -type WC_D1 -shift_clk clock_name -ports port_name

欢迎大家关注公众号IC练习生,后期会不定期更新IC学习历程。

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synopsys软件简介《一》 2007-08-09 一 Astro  Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术:PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,很快而且方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。 三 TetraMAX TetraMAX ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。 四 Vera Vera验证系统满足了验证的需要,允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品,从单片ASIC到多片ASIC组成的计算机和网络系统,从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量,然后将其结合到test-bench中以尽可能充分测试设计的电路。Vera验证系统适用于功能验证的各个层次,它具有以下特点:与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。 五 VCS VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。 六 Power Compiler Power Compiler?提供简便的功耗优化能力,能够自动将设计的功耗最小化,提供综合前的功耗预估能力,让设计者可以更好的规划功耗分布,在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上,是业界唯一的可以同时优化时序、功耗和面积的综合工具。

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