可测试性设计流程:Wrapping Core(4)Configuring Simple Core Wrapping

Wrapping Core Flow


本文主要讲述了the Simple Wrapper Flow的默认配置、配置规则以及如何进行修改。参考(翻译)自《Synopsys® TestMAX™ DFT User Guide》,FYI。

Configuring Simple Core Wrapping
1. Configuring Dedicated Wrapper Cell Clocks

默认情况下,the simple core wrapping使用带有dedicated wrapper clock的dedicated wrapper cell。不过可以使用以下option为dedicated wrapper cell指定system clock。

set_wrapper_configuration -use_system_clock_for_dedicated_wrp_cells enable

在这种情况下工具会尝试使用以下规则来识别和使用与每个port关联的主时钟域。

  • port 的dedicated wrapper cell使用与该port相连flip-flop相同的clock;
  • 如果这个port和多个时钟域的flip-flop相连,选择最优时钟;
  • 如果如果没有找到时钟,就会使用任何用户使用set_dft_signal -view spec -type wrp_clock指定的wrapper clock;
  • 如果没有用户指定的wrapper clock则会创建并使用dedicated wrapper clock;
2. Using Shared Wrapper Cell

默认情况下,simple core wrapping flow插入dedicated wrapper cell来wrap input和output port。如果存在functional I/O register并且想要用做shared wrapper cell,使用set_wrapper_configuration的-style shared指定。

set_wrapper_configuration -class core_wrapper -style shared

默认情况下当shared wrapper cell被启用之后对于不满足share条件的port会插入dedicated wrapper cell以免出现unwrapped情况,如果不想使用dedicated wrapper cell可以使用set_wrapper_configuration的-dedicated_cell_type none选项禁用。

set_wrapper_configuration -class core_wrapper -style shared -dedicated_cell_type none

DFTC根据每个wrapper cell需要的性能自动选择wrapper cell(WC_D1,WC_D1_S,WC_S1_S,WC_S1_S)。如果shared wrapper cell跨越多个clock domain,除非clock mixing选项被启用不然会将它们放置在单独的wrapper chain里。

3. Configuring Shared Wrapper Cell Clocks

对于shared wrapper cell,core wrapping保留寄存器现有的functional clock signal。这可能会在boundary cell操作期间干扰到内部core logic。所以为了避免这种情况出现,应该为shared wrapper cell提供单独的functional clock,或者使用set_wrapper_configuration或set_boundary_cell命令中的-use_dedicated_wrapper_clock选项。

#global
set_wrapper_configuration -class core_wrapper -style shared
#per-port
set_boundary_cell -class core_wrapper -ports port_list -type WC_S1 -use_dedicated_wrapper_clock true

当这个选项启用时,这个option会在wrapper test mode有效时使用dedicated wrapper clock,但在其他模式会保留原始的functional clock。

4. Using In-Place Shared Wrapper Cells

当shared wrapper cell被用来wrapper port时,DFTC会用shared wrapper cell替换或交换该port的整个I/O register。这个过程会在这个register周围加一层Hier结构并且重新命名。
如果想保留这个register原始的Hier结构使用set_wrapper_configuration或者set_boundary_cell的-register_io_implementation_in_place选项:

#global
set_wrapper_configuration -class core_wrapper -style shared -register_io_implementation in_place
#per-port
set_boundary_cell -class core_wrapper -ports port_list -type WC_S1 -register_io_implementation in_place

这个选项会将组成这个wrapper cell的其他逻辑散在这层design中已实现保留原始I/O register Hier结构的目的。

5. Creating Separate Input and Output Wrapper Chains

默认情况下,the simple wrapper mode插入具有以下特性的wrapper chain:

  • input和output wrapper cell可以混在同一条scan chain上;
  • input和output wrapper cell共享同一个wrapper shift signal;

为了防止input和output wrapper cell混到同一条scan chain,使用set_wrapper_configuration的-mix_cells false选项指定。
如果使用单个wrapper shift signal,它会被用到input和output wrapper chain。你还可以单独定义输入输出wrapper chain shift signal。

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synopsys软件简介《一》 2007-08-09 一 Astro  Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术:PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,很快而且方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。 三 TetraMAX TetraMAX ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。 四 Vera Vera验证系统满足了验证的需要,允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品,从单片ASIC到多片ASIC组成的计算机和网络系统,从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量,然后将其结合到test-bench中以尽可能充分测试设计的电路。Vera验证系统适用于功能验证的各个层次,它具有以下特点:与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。 五 VCS VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。 六 Power Compiler Power Compiler?提供简便的功耗优化能力,能够自动将设计的功耗最小化,提供综合前的功耗预估能力,让设计者可以更好的规划功耗分布,在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上,是业界唯一的可以同时优化时序、功耗和面积的综合工具。

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