FPGA 时钟资源

        在Xilinx的FPGA中，时钟网络资源分为两大类：全局时钟资源和区域时钟资源。

        全局时钟资源是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时最小。

        区域时钟资源是独立于全局时钟网络的。Xilinx的器件分成若干个时钟区域，以Virtex-6为例，Virtex-6的最小器件有6个区域，最大器件有18个区域。它与全局时钟不同，区域时钟信号X只能驱动限定的时钟区域。

        这里面提到区域时钟的概念，需要解释一下。Xilinx的FPGA器件是通过时钟区域来管理时钟网络的，以Virtex-6为例，时钟区域的大小固定为40个CLB 高，半个晶片宽。因此大尺寸的器件有更多的时钟区域。如下图所示，下图中的FPGA器件一共包含6个时钟区域，左侧三个右侧三个，从图可以看出每个区域高度是2*20CLBs，区域宽度是半个FPGA芯片的宽度。中间是CMT时钟管理模块。

         每个时钟区域的中间方向有一个时钟行（HROW），以Virtex-6为例，一个时钟行，共包含12个水平时钟线，12个水平时钟线可