verilog 超前加法进位器

半加器
半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。

assign S     = A ^ B;
assign C_out = A & B

全加器是多bit加法器的基础。CiC_iC
i
​
是进位输入。

module full_adder(
    input  A,
    input  B,
    input  C_i,
    output S,
    output C_o
);
    assign S    =