VIVADO Reading intermittently wrong data from core. Try slower target speed.

项目场景：

在文章ZYNQ学习笔记（六）：数字信号处理—CIC插值滤波器的FPGA实现，实验设计进行中，遇到一个无法正常连接到硬件的问题~

问题描述

工程编译无错，但是连接到板子时：问题报错信息：ERROR: [Xicom 50-38] xicom: Device:1, user chain number:1, slave index:3. Reading intermittently wrong data from core. Try slower target speed. Make sure design meets timing requirements.

原因分析：

把ILA IP核去掉，工程能正常下载到板子中~所以猜测是ILA时钟问题

解决方案：

系统中主时钟用了一个自己写的verilog模块来进行20倍的分频，虽然逻辑无误，但是这样做很不规范，把该模块去掉，利用PLL IP核进行分频或者限定外部时钟都可以解决我的问题~