AXI Register slice的个人理解

一、总体描述及代码

        最近接到一个任务，写一个axi register slice。然后就去找了一下代码，github上有开源的axi register slice代码，链接如下，如有需要可自取。

AXI REGISTER SLICE代码链接

        因为之前在本站找过axi register slice的博客，发现没有博客写的特别通俗，就是那种像我这样的傻瓜也能很快看懂的博客，要么就是有图没代码，要么就有代码没图，让我这样的人怎么办啊。所以我自己写一篇吧，以后忘了的话，再回来看看。

        那么axi register slice到底是要实现什么功能呢？

       · 简单粗暴来讲，就是axi信号在master和slave之间传递的时候实现“打拍”功能（信号滞后一个时钟周期）。数字信号经常因为时序问题需要打拍，至于为什么，一两句话说不清楚，感兴趣可以自查。

       · 那么为什么打拍不直接用非阻塞赋值呢？比如让 signal1 <= singal2 ，不就可以实现在时序上打一拍（signal2 比 signal1 滞后一个时钟周期）吗？因为axi协议太复杂，有很多通道和信号，而且valid信号和ready信号的传递方向还是相反的，直接打拍会陷入时序混乱的漩涡，不信的话，你可以尝试一下写写，绝对头脑风暴，hhhhh。经常会听到握手这个概念，什么是握手，一两句话说不清楚，甚至在不同的地方握手这个概念代表的意义也不一样。理解了这个slice，就会对AXI协议握手这个概念有个了解，以AXI REGISTER SLICE这个 例子理解握手的概念。

        这里直接把axi register slice 的代码和一个简单的tb代码贴出来吧。

axi_register_slice.v

`timescale 1ns/100ps
 
module axi_register_slice #(
 
  parameter DATA_WIDTH = 32,
  parameter FORWARD_REGISTERED = 0,
  parameter BACKWARD_REGISTERED = 0)(
 
  input clk,
  input resetn,
 
  input s_axi_valid,
  output s_axi_ready,
  input [DATA_WIDTH-1:0] s_axi_data,
 
  output m_axi_valid,
  input m_axi_ready,
  output [DATA_WIDTH-1:0] m_axi_data
);
 
/*
 s_axi_data  -> bwd_data     -> fwd_data(1)  -> m_axi_data
 s_axi_valid -> bwd_valid    -> fwd_valid(1) -> m_axi_valid
 s_axi_ready <- bwd_ready(2) <- fwd_ready <- m_axi_ready
 (1) FORWARD_REGISTERED inserts a set of FF before m_axi_data and m_axi_valid
 (2) BACKWARD_REGISTERED insters a FF before s_axi_ready
*/
 
wire [DATA_WIDTH-1:0] bwd_data_s;
wire bwd_valid_s;
wire bwd_ready_s;
wire [DATA_WIDTH-1:0] fwd_data_s;
wire fwd_valid_s;
wire fwd_ready_s;
 
    
 //from bwd to fwd_reg  
generate if (FORWARD_REGISTERED == 1) begin 
reg fwd_valid = 1'b0;
reg [DATA_WIDTH-1:0] fwd_data = 'h00;
assign fwd_ready_s = ~fwd_valid | m_axi_ready; // fwd_ready_s 
assign fwd_valid_s = fwd_valid;//fwd_valid_s
assign fwd_data_s = fwd_data; //fwd_data_s
always @(posedge clk) begin
   if (~fwd_valid | m_axi_ready) 
    fwd_data <= bwd_data_s;  //data from bwd_data to fwd_data
end
always @(posedge clk) begin
  if (resetn == 1'b0) begin
    fwd_valid <= 1'b0;
  end else begin
    if (bwd_valid_s)
      fwd_valid <= 1'b1; //valid from bwd_valid to fwd_valid
      else if (m_axi_ready) //master ready, fwd_valid = 0
      fwd_valid <= 1'b0;
  end
end
 
end else begin  //have no pipeline
assign fwd_data_s = bwd_data_s; 
assign fwd_valid_s = bwd_valid_s;
assign fwd_ready_s = m_axi_ready;
end
endgenerate
    
 //from slave to bwd_reg   
generate if (BACKWARD_REGISTERED == 1) begin
reg bwd_re