2020-06-02

vivado 仿真，HDL 语言，十进制计数器如下。
十进制计数器：
module counter10(clk, clr, en, dout, co);//计数器10
input clk, clr, en;
output[3:0] dout;
reg [3:0] dout;
output co;
always@(posedge clk or negedge clr)//异步
begin
if(!clr)
dout <= 4’b0000; //系统复位，计数器清零
else if(en)
if(dout == 4’b1001) //计数值达到5时，计数器清零
dout <= 4’b0000;
else
dout <= dout + 1’b1; //否则，计数器加1
else
dout <= dout;
end
assign co = dout[0]&dout[3]; //当计数达到5(4’b0101)时，进位为1，计数值为其他，都没有进位
endmodule
测试：
timescale 1ns/1ps
module counter10_tb;//测试
reg clk, clr, en;
wire[3:0] dout;
wire co;
//时钟设计周期为2ns
always
begin
#1 clk = ~clk;
end
//初始化
initial
begin
clk = 1’b0;
clr = 1’b1;
en = 1’b0;
#2 clr = 1’b0;
#2 clr = 1’b1; en = 1’b1; //计数使能信号有效，且不复位
end
counter10 u1(.clk(clk), .clr(clr), .en(en), .dout(dout), .co(co));
endmodule