FPGA学习笔记——计数器IP核

一：新建FPGA工程
以前写过，不会的可以翻翻我以前的博客
二：选择工具（Tools）里面的MegaWizard Plug-In Manager。

三：选择第一个选项，然后点击Next。

四：在左面找到Arithmetic,打开它，找到LPM_COUNTER；右边语言选择verilog HDL，选择语言下面是选择要输出的文件名字，可以在自己设定的路径下新建一个扩展名为.v的文件，然后选择它为要输出的文件，这样的话点击Next的时候会提示文件已存在是否替换，选择是就行。

五：我创建的是一个向上计数的8位计数器。三个选项分别是向上计数，向下计数，或自己选择向上还是向下计数。然后点击Next。

六：上面两个选项分别是直接计数直到溢出和计数到设定的数值这里设定为50；下面有四个选项,Clock Enable表示时钟使能，这个信号为一时时钟信号才有用；CountEnable是计数使能；Carry-In在计数器级联的时候有用，只有这个信号有效的时候才能收到上一级的计数信号；Carry-Out也是用于计数器级联，这个信号有效时才会向下一级计数器发出计数信号。然后Next。

七：这里没什么可设置的，这里的一些选项就是配置输入输出的清零、加载和置位。一般用不到，直接Next。

八：这里是对配置的一些总结，直接点击Next。
九：这是需要生成的一些文件，默认就行。点击Finish。

十：在Files选项里会多出一个扩展名为.qip的文件，到这里计数器的IP核就创建好了。然后就可以写个仿真文件测试一下。