verilog学习记录（9）——序列检测器

目录

一、设计原理

二、源码设计

三、RTL综合电路图​编辑

四、仿真程序

五、仿真波形

---

一、设计原理

见verilog学习记录（8）——序列检测器实现原理。

二、源码设计

`timescale 1ns / 1ps
module jiance_sour(
    input  x,clk,rst,
    output z
);

    reg[2:0] state;
    wire     z;
    
    parameter   IDLE=3'd0,                //12种不同状态
                    A=3'd1,
                    B=3'd2,
                    C=3'd3,
                    D=3'd4,
                    E=3'd5,
                    F=3'd6,
                    G=3'd7,
                    H=3'd8,
                    I=3'd9,
                    J=3'd10,
                    K=3'd11;
    assign  z=(state==D&&x==