verilog学习记录（8）——序列检测器实现原理

目录

一、时序电路基础

1.1 异步时序电路

1.2 同步时序电路

1.3 状态机基础

二、序列检测器状态机设计

2.1 设计要求

2.2 设计实践

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一、时序电路基础

时序电路的输出不止与输入当前值有关，还取决于输入历史值。与输出仅与输入有关的组合电路相反。

CLK时钟，时序电路中重要组成结构，决定输出跳变时间。

时序电路分为同步时序电路与异步时序电路两种。

1.1 异步时序电路

电路各存储单元更新时间不统一 。

1.2 同步时序电路

所有触发器在同一时刻更新。

1.3 状态机基础

见verilog学习记录（6）——同步状态机的原理和结构

二、序列检测器状态机设计

2.1 设计要求

序列检测器的逻辑功能：序列检测就是将一个指定的序列从数字码流中辨识出来。

在此我们设计一个“10010”序列检测器。

设计X为数字码流输入，Z为数字码流输出。