CXL2.0简介

1.4 概述

1.4.1 CXL

CXL在PCIe 5.0的基础上复用三种类型的协议，分别 CXL.io，CXL.cache，CXL.memory。CXL.io 用来发现，配置，寄存器访问、错误报告，主机物理地址（Host Physical Address，HPA）查找，中断等。CXL.cache用来扩展系统缓存。CXL.memory 用来扩展系统存储。其中CXL.cache和CXL.memory是备选的。三种 CXL 协议分别对应一个接口。

如上图中，右侧的主机可以通过CXL连接左侧的加速芯片，其中CXL.io扩展外部I/O设备，CXL.cache扩展缓存，CXL.memory扩展存储。

CXL 2.0支持热插拔、安全增强、持久内存支持、内存错误报告和遥测。CXL 2.0还支持多扇出（Fan-out）单级交换，以及跨多个虚拟层次结构共享设备的能力，包括对内存设备的多域支持。如下图，每种颜色标识一个虚拟层次结构。其中的MLD是多逻辑设备（Multi-Logic Device），是一个Type 3的设备，后面会讲什么是Type 3设备。

1.4.2Flex Bus

关于Flex Bus，协议里面的原话是这样说的“A Flex Bus port allows designs to choose between providing native PCIe protocol or CXL over a high-bandwidth, off-package link; the selection happens during link training via alternate protocol negotiation and depends on the device that is plugged into the slot.“

CXL也采用的是PCIe的物理层，所以对于同一个插槽上的设备，到底是CXL设备还是传统PCIe设备呢？在上电启动时，主机识别出是PCIe设备还是CXL设备，之后Flex Bus就像是一个二选一，选择采用哪个协议。这样插槽就可以兼容CXL卡或是PCIe卡。在CPU和设备之间可以插入一个或两个可选的重定时器（Retimer），以延长通道长度。下图是Flex Bus的示意电路。

插播一句，关于PCIe Retimer。随着PCIe协议的不断升级，频率越来越高，对数据在线路中的传输长度提出了强烈挑战。为了解决这一问题，PCIe协议在4.0版本中提出了Retimer。Retimer实际上是一种协议感知设备，能更好地将信号传输到更远。

下图中显示，通过此端口可将一致性加速器或智能I/O设备连接到主机处理器。

下图显示了如何通过Flex Bus.CXL来扩展内存系统。

下图显示了CXL下游端口（Downstream Port）支持的连接。

1.5 Flex Bus链接功能

Flex Bus提供了一种点对点互连，可以传输原始PCIe协议或动态多协议CXL，以支持I/O、缓存和内存协议。主要的链接属性包括对以下功能的支持：

• 原始的PCIe模式，支持PCIe协议的全部功能

• CXL模式

• PCIe或CXL配置

• 信号速率32GT/s，降级速率16GT/s和8GT/s（CXL模式）

• CXL链路宽度x16，x8，x4，x2（降级模式）和x1（降级模式）

• CXL模式下对x4的分叉支持

1.6 Flex Bus 分层概述

CXL事务（协议）层分为两个部分：处理CXL.io的逻辑和处理CXL.cahce和CXL.mem的逻辑。CXL链路层以相同的方式细分。如下图所示，CXL.io近似PCIe协议的事务层和链路层，但是CXL.cache和CXL.mem走的是自己单独的事务层与链路层（这是CXL延迟低的原因之一）。CXL ARB/MUX接口将来自两个通路的流量交织。

此外，CXL可以选择是否实现PCIe事务层和数据链路层，如果实现，则允许分别与CXL.io事务层和链路层聚合。作为链路training过程的结果，事务层和链路层被配置为在PCIe模式或CXL模式下运行。

1.7 文档范围

略。

本章总结：这一章介绍了CXL的基本概念，CXL协议可以分为三个部分，分别是CXL.io，CXL.cache和CXL.mem。从Flex Bus分层结构能够看出来，CXL也是在PCIe的分层架构上做了扩展。但是和CCIX不同，CXL为CXL.cache和CXL.mem增添了新的事务层（Transaction Layer）和链路层（Link Layer），所以也可以认为CXL.cache和CXL.mem是两个全新的协议。