Verilog语言注意事项

一.基本格式

模板

module 模块名 （模块端口名表）；
    模块端口和模块功能描述
endmodule

注意

【1】基本模块都以module开头。
【2】模块名组好与实现的功能接近，比如4位加法运算为add4。
【3】模块端口列表必须包含该模块的所有输入、输出和双向端口名，其用逗号隔开，记得在括号外面加分号。
【4】endmodule是结束关键词，对该模块的所有功能描述必须都放在module和endmodule之间。

二.端口

input 端口名1,端口名2…; //输入端口
output 端口名1,端口名2…; //输出端口
inout 端口名1,端口名2…; //输入输出双向端口
input [msb:lab] 端口名1,端口名2…; //定义端口的长度，类似于C语言中的数组

三.逻辑操作符

操作符	含义
&	逻辑按位 与
I	逻辑按位 或
^	逻辑按位 异或
~	逻辑按位 取非
~&	逻辑按位 与非
~I	逻辑按位 或非
~^	逻辑按位 同或

注意： 这里按位的意思是对多位的逻辑信号对应位置逐个进行逻辑运算。

四.连续赋值语句

assign 目标变量名 = 驱动表达式;
assign [延时] 目标变量名 = 驱动表达式;

当右端的驱动表达式中任一信号发生变化时，此表达式就被重新计算一遍。（当有延时时，等延时结束后输出新的结果）

assign 是并行语句，模块中所有assign语句同时执行，与顺序无关。

延伸

每个v文件最前面都会有这么一个语句

`timescale 10ns/100ps

这里的话标明仿真基本时间单元为10ns，仿真时间的精度是100ps

举例：assign #5 a = b&c;
每隔5×10ns个时间间隔输出一次结果。

五.关键字+标识符

关键字是verilog语言中有特殊含义的英文单词，在我们自定义的时候不要将这些关键字拿来使用。

例如：input、assign、always、module等

标识符使我们自定义的名称，有模块名、端口名、信号名等等，严格区分大小写。

标识符由英文字符、数字、下划线组成，只能以英文字符或下划线开头。中文不允许出现。

六.其他

(1)注释

// 后面的内容只能写在这一行

/* … */可以换行

注射可以使用中文