Vivado学习总结

1、详细描述（elaboration）是将RTL优化到FPGA技术。
2、综合就是将RTL级的设计描述转换成门级的描述，在该过程中，将对逻辑优化，并且映射到Xilinx器件原语（也称为技术映射）。
3、当前工程窗口底部的“Report”窗口中，包含synth_1_synth_synthesis_report_0（综合策略1的综合报告），synth_1_report_utilization_report_0（综合策略1的利用率报告）。
4、Vivado 集成设计环境的实现处理过程包括对设计的逻辑和物理转换。
5、查看完整网表结构真值表：鼠标点击其中一个LUT，出现“Cell properties”窗口，单击“Truth Table”标签。
6、需要执行完前面的综合，并且在综合完后选择“Open Synthesized Design”，这样才能在打开综合后的设计时出现“I/O Planning”。
7、管脚约束好后，切换到“Default Layout”选项。
8、添加简单时钟约束，从“Edit Timing Constrains”中的“Timing Constraints”进行设置。
9、Vivado集成设计环境的实现处理过程包括设计的逻辑和物理转换。
10、运行实现命令“Launch_runs impl_1”,如果前面已经运行过实现，在重新运行实现之前，必须执行“reset_run impl_1”脚本命令然后再执行。
11、“impl_1_place_report_io_0”，该报告提供了一个表格，列出了每个信号、信号的属性、以及它在FPGA上最终的位置。
12、配置器件属性：在Vivado主界面的菜单下，执行菜单命令“Tools”,“Edit Device Properties”。在执行第一步之前，必须通过执行菜单命令“Open Implemented Design”打开实现后的设计。否则，在“Tools”菜单下是看不到“Edit Device properties”菜单命令的。
13、虚拟时钟是指没有物理连接设计中任何网表元器件的时钟。通过create_clock 定义虚拟时钟，并没有指明一个源对象。
14、同步时钟：当可以预测两个时钟的相对相位时，则称这两个时钟同步。
15、异步时钟：当不可能确定它们的相对相位时，两个时钟时异步的。
16、不可扩展时钟：当时序引擎在1000个周期后也不能确定它们的公共周期时，两个时钟时不可扩展的。对于不可扩展时钟来说，经常把它们当做异步时钟。
17、在任何时候，通过将FPGA的PROGRAM_B拉低，就可以重新加载保存的配置数据。
18、网表是对设计的描述，如网表由单元(Cell)、引脚(Pin)、端口(Port)和网络(net)构成。