FPGA学习，3-8译码器

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

通过Vivado实现一个3-8译码器

一、模块构建

1、3-8译码器模块代码

module decoder_3_8(
    a,
    b,
    c,
    out[7:0]
    );
    input a;
    input b;
    input c;
    output [7:0] out;
    reg [7:0]out;
    
    
    always@(*)
        case({a,b,c})//，逗号在这里起了位拼接的作用
            3'b000: out = 8'b0000_0001;
            3'b001: out = 8'b0000_0010;
            3'b010: out = 8'b0000_0100;
            3'b011: out = 8'b0000_1000;
            3'b100: out = 8'b0001_0000;
            3'b101: out = 8'b0010_0000;
            3'b110: out = 8'b0100_0000;
            3'b111: out = 8'b1000_0000;
        endcase
    
endmodule

always@() 其中代表通配符。
always@(a,b,c) 这两个表示一样的含义。
以always块定义描述的信号赋值，被赋值对象必须定义为reg类型。

3’b111: out = 8’b1000_0000; //中的b代表了对应的进制。
b 二进制 3’b101 8’b0000_1010
o 八进制
d 十进制 3’d5 8’d10
h 十六进制 8’ha
不写进制符号的时候，默认是十进制。

（1）关于位拼接

case({a,b,c}) //此处，是连接符，将a,b,c,三个分别一位的信号连接成为了3位的信号。
wire [3:0]d;
assign d = {a,1’b0,b,c}; //中间为一位的二进制0

（2）关于下划线

在Verilog中，下划线（_）通常用作数字的分隔符，以增强可读性。在你的例子中，8’b1000_0000表示一个8位二进制数字，其中的下划线是为了将数字分成更易读的组。
所以，8’b1000_0000 和 8’b10000000 是完全相同的，下划线只是为了方便阅读，帮助将长数字分成更易管理的部分。

二、测试平台

2、测试平台

`timescale 1ns / 1ps

module decoder_3_8_tb(); 
    reg s_a;
    reg s_b;
    reg s_c;
    wire [7:0]out;
    
    
    //实例化的模块就是被测试的构建的模块
    decoder_3_8 decoder_3_8inst0(
    .a(s_a),
    .a(s_b),
    .a(s_c),
    .out()
    
    );
    initial begin
        s_a = 0 ;s_b = 0;s_c = 0;
        #200;
        s_a = 0 ;s_b = 0;s_c = 1;
        #200;
        s_a = 0 ;s_b = 1;s_c = 0;
        #200;
        s_a = 0 ;s_b = 1;s_c = 1;
        #200;
        s_a = 1 ;s_b = 0;s_c = 0;
        #200;
        s_a = 1 ;s_b = 0;s_c = 1;
        #200;
        s_a = 1 ;s_b = 1;s_c = 0;
        #200;
        s_a = 1 ;s_b = 1;s_c = 1;
        #200;
    
    end
    
endmodule

三、仿真验证

可以通过
发现仿真没有运行完、只到了100，因为默认的设置是1000ns,

可以通过$stop;的方式让他主动的停止。

再次仿真，得到正确的结果。

将左侧的out点开，可以看到更多的out位的输出的波形。

至此，3-8译码器的仿真结束。