第26篇：具有寄存器的加法器

Q：之前我们设计了基于组合逻辑电路的加法器，本期我们实现时序逻辑电路加法器，具有寄存器功能。

A：使用DE2-115开发板的7段数码管HEX3和HEX2显示一个8位十六进制数A，在HEX1和HEX0数码管上显示另一个8位十六进制数B。先通过SW[7:0]设置A的值，并将其存储在寄存器中，然后通过SW[7:0]再B的值，就完成了A和B的输入。最后，用一个加法器计算A和B的和，并将结果显示在数码管HEX5和HEX4上，进位显示在LEDR0上；使用KEY[0]作为寄存器的低电平有效异步复位信号，KEY[1]作为寄存器的时钟输入。

寄存器以及例化部分Verilog代码：

Signal Tap仿真调试举例：拨动SW[7:0]分别设置A和B的值为十六进制数9和8，最后HEX5和HEX4上显示和 S 为十六进制数11；进位为0，LEDR0熄灭。