【verilog学习8】HDLBits：Vector4(replication operator 位扩展)

1.代码编写

module top_module (
    input [7:0] in,
    output [31:0] out );//

    // assign out = { replicate-sign-bit , the-input };
    assign out = {{24{in[7]}},in[7:0]};
endmodule

2.提交结果

3.题目分析

这是一个位扩展的问题（如寄存器位扩展以解决）

assign out = {{24{in[7]}},in[7:0]};
24{in[7]} ：将in[7]复制24次。
{24{in[7]}}：将24个in[7]组合起来。
{{24{in[7]}}，in[7:0]}：将组合起来的24个in[7]与in[7:0]相组合，形成32位输出（标志位复制了24次）。