Verilog语法篇2-程序框架（正点原子笔记）

模块的结构

Verilog的基本设计单元是“模块”（block）
模块=描述接口+描述逻辑功能

moudle block (a,b,c,d)			;	//begin	block 
	input 		a , b			;	
	outout		c , d			;	//explain	I/O
	
assign c  	= 	a | b			;	
assign d  	= 	a & b			;	//define function

endmoudle					//end 		block

每个Verilog程序包括4个主要部分:
		端口定义、I/O说明、内部信号定义、功能定义

always块中，逻辑顺序执行
多个always块是并行执行的

Verilog HDL 模块的模板（仅考虑用于逻辑综合的程序）

//@曦哥刚学c语言
module<顶层模块名>（<输入输出端口列表>）;
	output 输出端口列表；
	input 输入端口列表；
	//（1）使用assign语句定义逻辑功能
		wire<结果信号名>;
		assign<结果信号名>=表达式;
//（2）使用always块定义逻辑功能
	always@(<敏感信号表达式>)
		begin
			//过程赋值语句
			//if语句
			//case语句
			//while，repeat，for循环语句
			//task，function调用
		end
endmodule
//（3）元件例化