Vivado报错 [Synth 8-9917] port ‘xx‘ must not be declared to be an array

报错位置：

	input 	  	wire    [11:0]	i_data	[7:0]			,

报错原因：
Verilog并不支持将端口设置为数组类型，而SystemVerilog支持此写法。

解决办法：

1. 将文件后缀.v改成.sv格式；

2. 此时工程中文件确实，修正修改格式的文件点击右键Replace File进行替换；
   

3. 文件格式选择所有文件，选择需要替换的sv文件，点击OK;
   

4. 再次点击文件，在下方的Source File Properties页面将格式设置成SystemVerilog即可。