关于在vivado中使用AXI总线访问64bit位宽BRAM

已于 2022-08-05 10:54:01 修改
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分类专栏： 硬件 文章标签： fpga开发
于 2022-08-04 21:17:41 首次发布
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本文链接：https://blog.csdn.net/Peng_yuyan_SDU/article/details/126166816
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关于在vivado中使用AXI总线访问64bit位宽BRAM
摘要由CSDN通过智能技术生成

笔者在参与一项PCIe+XDMA的芯片外围电路设计工作。在设计的过程中，用到了大量的数据帧传输，并且每一帧都是64bit，而且需要使用AXI总线+BRAM进行数据交互。在此之前，负责这项工作的师兄均使用32bit位宽的BRAM分两次传输，这令我非常不解。最近笔者正在整理这项工程的架构，所以本次打算直接推到以前的全部code，直接堆一个64bit的BRAM。

1. Vivado IP核：AXI BRAM Controller

官方手册：AXI Block RAM (BRAM) Controller v4.1 Product Guide(PG078)

我们可以知道，这是一个AXI接口转BRAM接口的转接器，支持32bit、64bit、128bit等等。

在这里插入图片描述

2. Vivado IP核：Block Memory Generator

官方手册：Block Memory Generator v8.4 Product Guide (PG058)

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专栏目录
zcu102_5_AXI_BRAM实现PL与PS数据互联
bt_的博客
01-11 8622
AXI BRAM Controller PS模块通过axi_bram模块，可以使用AXI接口读写PL内的Block RAM，实现PS与PL之间的数据互联 axi_bram需要与Block Memory Generator模块共同使用，axi_bram将PS的AXI操作转化为bram的控制接口时序 Block Design 建立Vivado工程，并且添加Zynq模块，AXI BRAM Control...
AXI BRAM CONTROLLER的一个坑
qq_40268672的博客
02-28 3104
ZYNQ PL端BRAM和PS通过AXI BRAM CONTROLLER相连时，BRAM必须为BRAM CONTROLLER MODE，数据位宽和数据接口数可以在AXI BRAM CONTROLLER中修改，但是发现深度无法修改，具体方法是在ADDRESS EDITOR中修改AXI BRAM CONTROLLER的range，综合后生效。 ...
编写AXI4-Lite协议读写BRAM并仿真验证
徐大康的博客
08-03 4141
前面已经详细介绍了AXI4和AXI4-Lite协议，光说不练假把式，要用起来才能知道理解对不对，今天就用AXI4-Lite协议来读写BRAM，看一下协议的读写过程与时序关系。 一. 建立工程 使用Vivado 2018.3，Create Project -> 一路next -> 选择芯片型号xc7z020clg484-2 -> next -> finish，等待工程创建完成。 二. 创建块设计 Flow/Flow Navigator -> Create Block Desi
基于AXI接口的BRAM IP核配置学习
fffuxiao的博客
05-06 1133
当我们的项目想实验microblaze和rtl进行数据交互时，可以使用双口ram。portA连接我们的RTL逻辑部分，portB可以在block design中使用axi_bram_ctrl ip核进行连接。
编写AXI4协议读写BRAM并仿真验证
徐大康的博客
08-04 3428
前篇博文我们试验了AXI4-Lite协议读写BRAM，这里我们试验一下完整的AXI4协议。流程跟AXI4-Lite是一样的。省略的部分请参考：编写AXI4-Lite协议读写BRAM并仿真验证 一. 建立工程 略 二. 创建块设计 原理图同AXI4-Lite，不同点在于可以直接拖入三个IP直接连线，AXI BRAM Controller协议选择AXI4。 搭建完成后，需要进行封装。 三. 编写testbench axiBram_tb.sv，代码如下： /* * @Author: Xu XiaoKang
AXI BRAM control 用法
weiweiliulu的专栏
08-18 4300
我自己做了一个小的例程，是TRUE BRAM +AXI BRAM control 的方式来处理的。原始数据用DDS产生，数据速率是122.88M。然后送入到RAM中，通过AXI BRAM control 把RAM中数据送到zynq接口中。
ZYNQ学习笔记（四）：PL与PS数据交互——基于BRAM IP 核的（PS端读写＋PL端读）控制实验
weixin_44852755的博客
11-07 7363
说起PS、PL数据交互，常见的有IO方式：MIO EMIO GPIO，还有利用BRAM或FIFO等，在上一篇文章ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验咱们学会了如何利用AXI GPIO IP核来实现PS（写）与PL（读）的数据交互，那么这篇文章来学习如何使用BRAM~在前面关于BRAM IP核的基础知识应该说的差不多了，那么我该怎么去写一个模块，能让它读出BRAM 0地址处的32位（4字节）的数据呢？input clk,
53-Vivado AXI4-stream 总线设计.7z
03-31
Vivado AXI4-stream 总线设计是FPGA开发中的关键部分，它涉及到了高级综合工具Vivado、AXI4-stream协议、硬件描述语言Verilog HDL以及仿真技术。这一主题涵盖了一系列复杂的概念和技术，下面将详细介绍这些知识点。 ...
Vivado使用误区与进阶——在Vivado中实现ECO功能
01-20
在Vivado中，ECO（Engineering Change Order）是一种高效的设计修改方法，尤其适用于设计的后期阶段，当需要对已验证的功能和时序进行小范围调整时。ECO源自IC设计领域，但在FPGA设计中相对较新。不同于ISE中的FPGA ...
52-Vivado AXI4-Lite 总线设计.7z
03-31
在这个Vivado仿真工程中，我们将深入探讨AXI4-Lite总线的工作原理，以及如何在Vivado中进行设计和验证。 首先，AXI4-Lite总线协议简化了AXI4协议，保留了读写事务的基本结构，但去除了流式传输和突发传输等功能，使...
AAtest_uart_verilog_axi总线_vivado_状态机_
10-03
标题"AAtest_uart_verilog_axi总线_vivado_状态机_"暗示了这是一个使用Verilog编程的项目，目标是通过AXI总线控制UART进行数据传输，并且设计中包含了状态机的实现。下面将详细解释这些知识点： 1. **UART**：UART...
【【萌新的SOC学习之基于BRAM的PS和PL数据交互实验】】
weixin_50965981的博客
10-13 626
萌新的SOC学习之基于BRAM的PS和PL数据交互实验
Vivado的helloword程序（一）：硬件工程部分
yake827的专栏
03-16 5650
硬件平台：ZedBoard 软件平台：vivado2013.3 本示例通过综合、实现，生成比特流，发送到SDK实现。 启动vivado并且创建一个项目 根据提示操作一步步创建新项目的时候记得选择RTL Project 板子选择ZedBoard，其他默认。 创建一个IP综合设计 在IP Integrator中选择Create Bloc
AXI4写时序在AXI Block RAM (BRAM) IP核中的应用
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u011565038的博客
05-10 942
在本文中将展示描述了AXI从设备（slave）AXI BRAM Controller IP核与Xilinx AXI Interconnect之间的写时序关系。
AXI总线，AXI_BRAM读写仿真测试
hy_520520的博客
08-06 7006
平台：vivado2017.4 芯片：kintex-7 xc7k325tffg900-2 (active) 准备学习AXI总线。那就从最简单的AXI BRAM学习开始。 新建BLOCK MEMORY GENERATOR，选择接口类型AXI4，这里选择simple Dual port ram。数据位32位，数据深度1024。模块的例化部分如下。 首先需要明白使用AXI封装的RAM的各个接口的作用。AXI总线是一种多通道传输总线，地址，数据，写数据，握手信号。在不同的通道中发送。这是AXI_BR.
Zynq Cache问题的解决方法
qq_29975021的博客
03-31 7923
在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。 首先解释为什么DMA会引入Cache问题（专业名称为Cache一致性问题）。 PS和PL都在独立运行，PS通过DDR控制器来对DDR存储器进行访问，为了加速，常常将一些数据缓存（Cache），而且不是针对一个数据缓存，而是针对一批（Xil...
Zynq学习笔记之zynq_AXI4_Lite总线详解
Archar_Saber的博客
02-25 4127
1，AXI总线与AXI接口以及AXI协议 总线，接口和协议，总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由数据线，地址线，控制线等组成。接口是一种连接标准，有常常被称之为物理接口。协议就是传输数据的规则。 1.1 AXI总线概述 在ZYNQ中支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。其中三种AXI总线分别为： AXI4：(For high-perfor...
AXI协议（数据传输结构）
qq_41849447的博客
05-01 9130
解析AXI协议：数据传输结构 AXI协议关于Data read and write structure的部分指出，在数据传输过程中，主要涉及三个问题： 窄位宽数据传输（Narrow transfers） 地址非对齐传输（Unaligned Transfer） 混合大小端传输（Byte invariance） Narrow transfers 当master产生的一笔数据（transfer）位宽小于总线数据位宽时，该次传输成为窄（位宽）数据传输。 协议中规定： 在 INCR 和 WRAP 模式中每次使用
vivado 中fifo axi模式
09-01
在Vivado中，FIFO AXI模式指的是使用AXI（Advanced eXtensible Interface）总线协议来实现FIFO（First-In-First-Out）功能的模式。根据所提供的引用内容，我们可以得出以下结论： 1. AXI Memory Mapped和AXI4-Stream interface FIFOs是由Native interface FIFO衍生出来的。 2. Xilinx的FIFO Generator Core支持Native interface FIFOs、AXI Memory Mapped interface FIFOs和AXI4-Stream interface FIFOs。 3. 关于FIFO AXI模式的具体仿真对比，可以在仿真部分中查看standard mode和First Word Fall Through的对比。 因此，Vivado中的FIFO AXI模式是一种使用AXI总线协议实现FIFO功能的模式，可以通过Xilinx的FIFO Generator Core来支持。在具体仿真中，可以比较standard mode和First Word Fall Through的差异。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* *3* [vivado ip核 FIFO的配置与调用](https://blog.csdn.net/sinat_34245317/article/details/114187983)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 100%"] [ .reference_list ]

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