CUMT矿大----电路与数字系统实验四 计数、译码、显示的HDL设计

软件：Quartus II 9.0 (64-Bit)    AHDL语言

看完觉得不错的点个赞呗╰(*°▽°*)╯不要白嫖啊

一、60进制计数器（静态显示）

分频模块（输入时钟40MHZ）

subdesign fp
(
	inclk:input;
	outputf:output;
)
variable
    fp[24..0]:dff;
    f:dff;
begin
	fp[].clk=inclk;
	f.clk=inclk;
	if fp[]==19999999 then
		fp[]=0;
		f=!f;
	else
		fp[]=fp[]+1;
		f=f;
	end if;
    outputf=f;
end;

60进制计数器模块

subdesign 59to0
(
    inclk:input;
    outa[3..0],outb[3..0]:output;
)
variable
    hw[3..0]:dff;
    lw[3..0]:dff;
begin
    hw[].clk=inclk;
    lw[].clk=inclk;
    if(hw[]==5)and(lw[]==9)then
        hw[]=0;
        lw[]=0;
    elsif lw[]==9 then
        lw[]=0;
        hw[]=hw[]+1;
    else
        hw[]=hw[];
        lw[]=lw[]+1;
    end if;
    outa[]=hw[];
    outb[]=l