DC综合基本概念：set_dont_touch

最新推荐文章于 2025-03-07 19:45:10 发布
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分类专栏： DC综合 文章标签： database
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设置dont_touch 属性在cells，nets，references，和designs在当前design，和在library cells，去阻止更改或者替换这个objects在优化的过程中。

set_dont_touch object_name true | false

去掉其属性需要使用remove_attribute [get_cells block1] dont_touch

PT：set_dont_touch应用范围
m0_61544122的博客
02-28 809
设置在net上，这条net被禁止插buffer，这条net的driver 和load cell则可以size或移除。pt的set_dont_touch不能应用在pin/port上，只能设置在net/cell上。设置在library cell上，所有reference name符合指定library cell的instance都有don't touch属性。当设置在instance上，这个cell不能size，移除，或者移动。设置在hier cell时，下层的cell都具备don't touch属性。
innovus：attachIOBuffer与dont _touch属性
m0_61544122的博客
02-18 242
对于提问的第二个问题，power io pin为什么也插入了io buffer，正常情况下是不可能插入io buffer的，唯一的原因是这个io pin接了某个cell的signal pin，事实上原因正是如此。attachIOBuffer命令的优先级在dont_touch之上，也就是说io port所接的net即便设置了don't touch也会被插上io buffer。除此之外还可以直接用ecoAddrepeater，先设置don't touch net后，就插不上buffer了。
[RTL综合]综合时保持RTL中直接写入的cell的层级
SH_UANG的专栏m(R2)0doJj3*
01-27 2321
在RTL代码中，有一些直接被RTL例化的cell，在综合的时候，不希望被Design Compiler的给优化掉。可以在合成之前，将已经被map的cell设置成dont touch 属性。 set_dont_touch [get_cells * -hierarchical -filter "is_mapped==true"]设置之后，综合，综合之后，再将cell属性弄成false。 set_don
set dont use和dont touch常见方法
最新发布
seu他山之石的博客
03-07 140
【代码】set dont use和dont touch常见方法。
深入解析DC工具中的`set_dont_touch`与`set_size_only`：优化你的数字电路设计
gitblog_06689的博客
09-26 2046
深入解析DC工具中的set_dont_touch与set_size_only：优化你的数字电路设计 【下载地址】DC工具中set_dont_touch与set_size_only的区别 DC工具中set_dont_touch与set_size_only的区别在数字电路设计流程中，综合（Synthesis）是一个关键步骤，...
（138）DC综合set_dont_touch_network？
m0_46498597的博客
04-07 752
综合就是把行为级的RTL代码在工艺、面积、时序等约束下转换成对应的门级网表。综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留给综合工具的一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
DC综合基本概念-dont_touch,size_only
weixin_52822919的博客
03-06 8144
DC综合，dont_touch,size_only，set_dont_touch,set_dont_touch_network,set_ideal_network
DC工具中set_dont_touch和set_size_only的区别.doc
04-20
DC工具中set_dont_touch和set_size_only的区别
set_dont_touch以及ideal net的讨论
weixin_30505225的博客
10-31 2301
set_dont_touch不会穿过logic，可以用于cells, nets, references, 和 designs。你不希望DC碰的地方，都可以用它。 set_dont_touch_network可以穿过logic，可以用于clocks, pins, 或 ports，比上面的范围小。当你对设计不十分熟悉时，这个属性可能会传到你不希望的地方去。 ideal_net 顾名思义就...
transitive fanout与set_dont_touch_network
zt5169的博客
03-27 3264
传递性扇出（transitive fanout） （1）简单地说，单元的一个输出端，在被时序电路（如寄存器）阻隔之前经过的组合逻辑电源，都可以称为传递性扇出。 （2）如果有一条从源到该引脚的组合逻辑的时序路径，则该引脚被视为在源的传递性扇出中。当使用report_transitive_fanout时， 扇出报告在寄存器的输入(时序单元)处停止。如果设置了CURRENT_INSTANCE，则报告将集...
在使用Synopsys DC工具进行逻辑综合时，应如何区分使用set_dont_touch和set_size_only命令，并给出实际应用中各自命令的使用场景和效果？
11-25
在集成电路设计的逻辑综合阶段，set_dont_touch和set_size_only命令都是为了控制综合优化过程，保护设计中的特定部分。《DC工具：set_dont_touch与set_size_only命令的区别解析》为你提供了深入理解这两个命令的差异...
在Synopsys DC工具综合过程中，如何根据不同的设计需求选择使用set_dont_touch或set_size_only命令，以及它们的适用场景和预期效果是什么？
11-25
在使用Synopsys Design Compiler (DC) 进行集成电路设计综合时，正确选择和应用 `set_dont_touch` 与 `set_size_only` 命令至关重要。这两个命令虽然都用来保护设计元素，但它们的适用场景和预期效果存在显著差异。 ...
在集成电路设计的逻辑综合阶段，如何合理使用set_dont_touch和set_size_only命令来实现特定设计保护和优化？请结合DC工具的特点和实际案例进行解答。
11-25
在集成电路设计中，利用DC工具进行逻辑综合时，合理使用set_dont_touch和set_size_only命令对于保护关键设计和进行性能优化至关重要。对于set_dont_touch命令，它能够确保在整个综合过程中，被标记的设计元素如cell...
DC工具中set_dont_touch与set_size_only的区别
gitblog_06668的博客
09-26 777
DC工具中set_dont_touch与set_size_only的区别 【下载地址】DC工具中set_dont_touch与set_size_only的区别 DC工具中set_dont_touch与set_size_only的区别在数字电路设计流程中，综合（Synthesis）是一个关键步骤，它将高级语言描述（如Ver...
ICC2（三）CTS 阶段常用命令
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Design Compiler知识整理1 基本操作2 常用命令 1 基本操作 在dc_shell下也可以使用unix命令诸如： pwd、 cd 、ls、history、alias等。 重复最后一条命令dc_shell> !! 执行第七条命令dc_shell> !7 执行最后一条report命令dc_shell> !rep 执行任何shell命令dc_shell> sh < UNIX_command > 得到unix变量值dc_shell> get_unix_var
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chensheng312的专栏
10-20 5604
1.1 什么是DC? DC(Design Compiler)是Synopsys公司的logical synthesis工具，它根据design description和design constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducing design time的同时提高了设计
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09-05 558
施加约束 时序约束 施加时序约束主要是为了保证电路中每一条时序路径都能够处于约束下。在约束后查看电路的setup time和hold time是否满足要求，如果不满足，那么就需要返回代码检查修改或是添加修改新的约束。 DC中我们能够施加的时序约束一般有以下几种： 指定时钟： create_clock period 20 [get_ports CLK] 设置don’t touch属性：set_dont_touch_network [get_clocks Clk]加上这一句主要是为了DC在综合时不对CLK信号进
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