CMOS数字集成电路知识摘要

深度好文 好看不火

本次考试的整体架构如下

• 概论
• CMOS反相器
  • MOS反相器的静态特性
  • MOS反相器的开关特性和互联线
• CMOS组合逻辑电路
• CMOS时序逻辑电路
• 动态逻辑电路
• 半导体存储器
• 输入输出电路和时钟电路
• VLSI设计方法学等

第一章 绪论

• 摩尔定律 more than moore
• 集成电路成本构成：固定成本和可变成本
• 器件知识
  • 二极管
  • MOS晶体管的IV特性（工作区）、开关模型、导通电阻
  • 阈值电压和体效应
  • MOS晶体管寄生电容
  • 什么是SPICE方程

1. 摩尔定律

晶体管数18/24个月翻一番，特征尺寸18个月*0.7，后人总结：三年升级一代，集成度三年两番、特征线宽缩小百分之三十，逻辑电路工作频率升高百分之三十
扩展摩尔more than moore：用现有的IC级数实现功能更高性能更有的电子系统（包括模拟器件、无源器件、高压大功率、传感器和生物芯片等）

2. 集成电路设计成本的构成

非重复性成本=固定成本=一次性：掩模版、EDA工具、人工、时间；市场销售
重复性成本=可变成本：制造封装测试、与产品数量、芯片面积、测试时间成比例
芯片成本=可变成本+固定成本/产量
die是小块块，wafer是整个晶圆，die的区别造成了良品率的差别：花费是die面积的四次方关系

3. 二极管知识

MOS底面突变结、侧面是线性结
正向和反向电压表达式

4. MOS晶体管

阈值电压表达式：体效应越大，阈值电压越高
长沟道短沟道的NPMOS的IV特性：短沟道MOS晶体管饱和区更早出现，有效电流大大下降。栅电压大的时候二次方关系转变为线性
定义$V_{DSAT}$
MOS作为开关电阻，用积分平均和狼点平均，结论是与宽长比成反比。当然和VDD与VDSAT的关系相关
电容分为：栅电容、交叠电容和扩散电容（结电容）’

5. 需要了解的部分

短沟道效应让阈值变小，窄沟道效应让阈值变大
由于热载流子效应，阈值电压随时间改变，电子离开硅隧穿到栅氧中，阈值电压提高，需要采用特别设计的源漏区、降低电源电压。
亚阈值导通：亚阈值斜率的倒数S越小器件关断越好：电流降低十倍栅电压变化的大小
寄生电阻随着工艺尺寸的减小而增大

6. MOS的SPiCE模型

SPICE内置三个MOSFET模型，长沟道、几何尺寸、半经验模型
工业标准level49VBSIM3v3模型
工艺偏差：die之间、die内部、wafer之间
快速模型和慢速模型差$3\sigma$

第五章 CMOS反相器静态特性

• 问：扇入扇出的概念是什么？

• 反相器电路：电阻负载，伪nMOS负载、nMOS负载和CMOS反相器
• 反相器的重要静态参数定义和计算
  • VTC
  • $V_{th}、V_{IL}、V_{IH}、V_{OL}、V_{OH}$
  • 噪声容限：$N{M}_L$和$N{M}_H$
  • 扇入和扇出的概念
• 不同类型的反相器的优缺点
  • 功耗、面积、噪声容限

一 概述

VTC：输入输出曲线，理想斜率为无穷大，扇出为无穷大，噪声容限$V_{DD}/2$
VOH、VOL:输入输出的最大电压
VIH、VIL：VTC斜率为-1时候，输入信号的大小（输入高输出低VIH）
$N{M}_L、N{M}_H$：高电平噪声容限、低电平噪声容限，中间存在不确定区域
$V_{th}$:输入=输出
扇入、扇出：影响速度不影响直流特性（扇出比大小、扇入输入个数）
芯片功率限制：结温，工作的最高温度$T_j=T_a+\theta P$
静态功耗：$P_{DC}=VDD(电流分配)$
W/L影响：输出电流、驱动能力、延时（速度），L越小越好

二 电阻负载反相器

VOH：输入为0 截止 VDD
VOL：输入VDD 线性 一元二次方程
VIL：输出较高 饱和
VIH：输出较低 线性
Vth：饱和 一元二次方程
即使$k_n{R}_l$为无穷，Vth不能达到VDD/2
增大R静态功耗小、动态性能降低
增大尺寸静态功耗大、动态性能高

三 MOS晶体管负载

1. 增强型NMOS负载反相器
   饱和增强：NMOS接VDD，输出高时无法充分上拉，$VOH=VDD-VT$
   线性增强：VOH=VDD，但需要引入第二个电源
   耗尽型NMOS：可以充分上拉，但工艺复杂
2. 伪NMOS反相器（PMOS负载接地）
   NMOS的工作区同电阻负载；PMOS在输入1时为线性，输入低时为饱和
   具有陡峭的电压传输特性过度、更好的噪声容限
   （输入电压求解比较复杂，不考）
   VOH：PMOS导通但没有电流流过，VDD
   VOL：NMOS线性 PMOS饱和 一元二次方程
   $k_R=\frac{k_n}{k_p}$越大，VTC越陡峭噪声容限越大，VOL越小
   静态功耗：输入低电平无电流，输入高电平NMOS线性
3. CMOS反相器
   VOH、VOL分别为：VDD、0
   VIH:NMOS线性PMOS饱和
   VIL:PMOS线性NMOS饱和

• Vth：两MOS均饱和
  $$V_{th}=\frac{V_{Tn}+\sqrt{\kappa }(V_{DD}-V_{Tp})}{1+\sqrt{\kappa }},\kappa =\frac{k_p}{k_n}$$
  $\kappa =1$:$V_{th}=V_{DD}/2$这就是对称性条件
  短沟道：$\kappa =\frac{k_p{E}_n}{k_n{E}_p}$
  长沟道：该数值与输入输出电压无关，Vin=Vth时候，Vout可以是VTC曲线上任意值，这是忽略沟道长度调制效应的结果
  电流在这个区域最大
• $k_R=\frac{k_n}{k_p}$：越大下拉能力越强，VTC曲线向左移动
• 降低VDD会让过渡区更陡峭，但过低VDD会进入亚阈值区

第六章 MOS反相器开关特性和互联线影响

• 延时的定义
• RC时间常数
• 将MOS等效成带导通电阻的开关，RC充放电构成延时
• 延时的计算
  • 平均电流法——充放电电流固定
  • 微分方程积分法——充放电电流变化
  • 一阶RC近似法——导通电阻恒定
• 已知反相器尺寸、计算延时——分析
• 由延时参数计算反相器尺寸——设计
• 寄生电容的计算
  • $C_{load}$本征电容+负载电容——本征延时、负载延时
  • 非线性电容——线性近似
• 互联线——平板电容+边缘电容
  • 延时模型（集总、分布）、Elmore定理，如何减小连线延时
• CMOS反相器功耗：静态功耗+动态功耗+短路功耗
  • 输入时阶跃时候没有短路功耗
  • 了解功耗延时积PDP和能量延时积的概念
• 驱动大负载——逐级放大的反相器链
  • 延时优化方法（最优放大倍数3.6，级数优化）
  • 给定级数，要会计算最小延时

一 概述

MIPS每秒多少指令
MOPS每秒多少次乘加运算
电路的性能用电路的工作频率表示
最大时钟频率与传输延时有关

• RC网络：
  输出达到50%：$t_p=0.69RC$
  输出从10%到90％：$t_p=2.2RC$

二 延迟时间

上升和下降延时${\tau }_{pLH},{\tau }_{pHL}$:50%输入到输出的时间
传输延时上述两者平均
上升和下降时间${\tau }_f,{\tau }_r$:0.1-0.9区间的时间

1. 延时的计算——平均电流
   $${\tau }_{pHL}=\frac{C_{load}(V_{OH}-V_{50\%})}{I_{avg,HL}}$$
   通常在可接受范围内
2. 延时的计算——积分精确估算
   $$C_{load}\frac{d{V}_{out}}{dt}=i_c$$
   对时间和电压$V_{out}$积分：通常全程饱和区，电流恒定，方便积分

• 延时时间影响因素
  假想全程饱和：与负载电容、阈值电压正相关，与尺寸反相关
  长沟道器件：与VDD为负相关；短沟道器件:受VDD影响小
  短沟道器件的电源驱动能力明显下降，电流大小与$V_{GS}-V_T$线性关系
• 面对非阶跃信号有经验公式
  $${\tau }_{pLH}=\sqrt{r_{pLH0}^2+(\frac{{\tau }_f}{2}{)}^2}$$

三 延迟限制下的反相器设计

当反相器尺寸较小时，延时主要取决于${\alpha }_0$，也就是外部负载
本征电容是反相器的自负载，外部电容与扇出、互联线有关系。
$${\tau }_p=0.69R{C}_{intra}(1+\frac{C_{ext}}{C_{intra}})$$
其中$\frac{C_{intra}}{C_{ext}}$就是扇出，前半部分就是本征延时
本征延时是反相器的自驱动延时，若将W增大S倍，扇出将减小$1/S$。在W小时候可以增大W，W大时候作用不大
环形振荡器：N个反相器，$T=N2{\tau }_p$
面积*延时用于衡量门电路的性能

四 互联线寄生参数与延时

• 寄生电容：对地电容 耦合电容（互联线电容越来越重要）
  • 平板电容$C_{pp}$：金属和半导体电容，先进工艺越来越小
  • 边缘电容：先进工艺线宽减小，边缘电容越来越大
  • 线间电容：不断增大（互联线耦合）
• 寄生电阻：
  • 定义方块电阻$R_{sheet}=\rho /t，R=R_{sheet}\frac{L}{w}$
  • 用重金属掺入硅，可以减小栅和接触孔的电阻
• 寄生电感：可以忽略主要在高频、射频考虑

互联线延迟的计算
集总C模型：短互联线、寄生电容占主要、低频信号
集总RC模型：对长互联线延迟计算偏大，低性能电路设计可行
分布RC模型：基于Elmore定理
Elmore定理：延时=所有结点电容ד从输入到各自节点与输入到输出节点重复路径上的电阻和”
推论：从小电阻到大电阻的延时更短
$${\tau }_N=\frac{rc{L}^2}{2}=\frac{1}{2}RC$$
$r、c$是和互联线的层次、材料有关系。比如Poly速度小于Al上
考虑驱动源阻抗$R_{Driver}$：
$${\tau }_D=R_{Driver}{C}_w+\frac{1}{2}{R}_w{C}_w$$
减小互联线延时：传输线间插入缓冲器

CMOS反相器的开关功耗

• 静态功耗：亚阈值漏电、PN结反向电流（工艺进步，增大）
• 动态功耗：信号变化时对负载电容的充放电
• 短路功耗：输入信号暂时处于中间电平时，PMOS和NMOS导通
  大小顺序：动态功耗、短路功耗、静态功耗

如果一个时钟周期一般反相器上升一半反相器下降，那么平均功率（分段积分也是相同的结果）
$$P_{avg}=f{C}_{load}{V}_{DD}^2$$
降低功率：电路耗时增加，能量消耗不一定减小
VDD给出的能量：$E_{VDD}=C_L{V}_{DD}^2$
电容存储的能量：$\frac{C_L{V}_{DD}^2}{2}$
电容充电时，一半能量消耗在PMOS上；电容放电时候能量消耗在NMOS上
衡量电路功耗的指标
功耗延时积：$PDP=P_{av}{t}_p$
能量延时积：$EDP=PDP{t}_p$体现了能耗、速度、电源电压的折衷
利用EDP求最合适的VDD，实现性能和功耗的平衡。减小$V_T$可以减小功率减小延时，EDP大大减小。但会增加静态功耗

五 超级缓冲器

各级的延时相同
$${\tau }_{p,n}={\tau }_{p0}(1+\frac{\alpha C_g}{C_d})$$
优化
${\alpha }_{opt}$和$C_d/C_g$有关，给定$\alpha$可以计算优化级数N
$${\alpha }_{opt}^{N+1}=\frac{C_{load}}{C_g},N+1=\frac{ln(C_{load}/C_g)}{ln({\alpha }_{opt})}$$
$N$取整后重新计算${\alpha }_{opt}$的结果

• $\beta =\frac{W_p}{W_n}$
  • $\beta =1.9$:$t_p$最小
  • $\beta =2.4$:延时对称

第七章 组合逻辑电路

• 重点是CMOS组合逻辑电路
  • NOR门和NAND门
  • VTC特性、参数计算、延时计算（MOS晶体管串联、并联的等效）
  • 任意布尔函数（符合逻辑门/AOI门/OAI门 ）
    • 已知布尔方程画电路图
    • 由电路图分析出布尔表达式
    • MOS管的尺寸计算——等效成标准反相器尺寸的倍数
  • 版图的识别和棍图的绘制（NOR/NAND/简单AOI和OAI）
• 例子：一位全加器
• 传输门逻辑（传输门导通电阻特性/二选一门/XOR/布尔表达式的实现方式）

一 伪MOS门电路

• 伪NMOS或非门（PMOS导通，NMOS并联）
  或非门：001；与非门：110；
  VOH：两驱动管关断，VDD
  VOL：与伪NMOS反相器情况相同，若输入11，输出更低，将并联的NMOS等效
  • 瞬态特性：$C_{load}$更大，相比反相器速度更慢
• 伪NMOS与非门（PMOS导通，NMOS串联）
  • VOH：VDD
  • VOL：NMOS串联等效
    $$k_{eq}=k_n/2,V_{GS}=V_{GS下}，V_{GS}=V_{GS1}+V_{GS2}$$
    瞬态特性：两输入端速度不同，距离输出端更近的输入端A变化，引起的延时更短

二 CMOS门电路

如果用NMOS做上拉电路则会损失阈值电压

• CMOS或非门电路
  门限电压Vth：NMOS饱和，PMOS线性
  $$V_{th}=\frac{V_{Tn}+\frac{1}{2}\sqrt{\kappa }(V_{DD}-V_{Tp})}{1+\frac{1}{2}\sqrt{\kappa }},\kappa =\frac{k_p}{k_n}$$
  理想$k_p=4k_n$
  由于体效应，距离输出端近的PMOS上拉能力弱，下拉能力强，因此输入B变化的VTC曲线比A靠左，AB同时变化，（看并联的部分在下方）下拉能力强的在最左端
  瞬态性能：距离输出端进的输入变化延时小
• CMOS或非门
  $$V_{th}=\frac{V_{Tn}+2\sqrt{\kappa }(V_{DD}-V_{Tp})}{1+2\sqrt{\kappa }},\kappa =\frac{k_p}{k_n}$$
  B距离输出端最近，由于体效应下拉能力弱，所以B在右侧。AB同时变化上拉能力强，下拉能力最弱在最右端。
• 驱动能力
  相同驱动能力下（2：1），NAND比NOR面积更小，在逻辑设计中更倾向于用NAND

三 复杂逻辑电路

利用NMOS的变化可以实现复杂逻辑电路
静态分析：按照最坏条件求解
上拉电路的画法：对偶电路法
版图上相邻的晶体管不直接连接必须中断扩散去并增加场氧区做间隔，版图面积增大，是应用欧拉路径来实现
记住异或门的样子！

• 扇出对延时的影响
  $${\tau }_p={\tau }_0+T{C}_{in}\frac{C_{ext}}{C_{in}}$$
  $R{C}_{in}$为逻辑努力，$C_{ext}/C_{in}$为扇出，逻辑门的扇入即为输入端的个数
  对于NAND逻辑门，$t_p$随扇入二次方增加（大扇入情况下最大传输延时以二次方增加），因此CMOS的扇入最好不超过4
  随扇出个数线性增加，线性系数为逻辑努力$R{C}_{in}$
  $$t_p=a_{1}FI+a_{2}F{I}^2+a_{3}FO$$
• 逻辑门被放大了Y倍：
  • 逻辑努力相同
  • 面积扩大Y倍

四 CMOS传输门

CMOS传输0-1信号的过程：开始NMOS和PMOS均饱和，然后PMOS进入线性，然后NMOS截止
在传输全过程，NMOS电阻增大，PMOS电阻减小，并联后的等效电阻几乎不变
传输门可以实现MUX、8晶体管异或门、6晶体管异或门、以及各种逻辑表达

第八章 时序逻辑电路

• 双稳态电路
• RS触发器（NOR、NAND）
  • 符号电路图和晶体管级电路图
• 基于RS触发器的钟控锁存器
  • 主要以晶体管级电路图（AOI门/OAI门实现）
• JK触发器/钟控JK触发器——防止RS的禁止状态/同步需要
• 主从JK触发器——防止振荡
• 重点：CMOS主从D触发器
  • D Latch构成DFF
  • 建立时间、保持时间、输出延时——概念原理
  • 传输门形式
  • $C^{2}MOS$形式
• 施密特触发器——作用/工作原理
  • 抗干扰应用，产生迟滞电压工作原理
• 时序逻辑工作原理
  • 建立时间约束最大组合逻辑延时
  • 保持时间约束最小组合逻辑延时

一 概述

异步：没有时钟，输出变化由输入信号决定
同步：同一时钟，边沿发生
双稳态元件特性
双稳态元件只有两个稳态和一个非稳定状态，只要有一个扰动，电路进入一个稳态

• 改变双稳态电路的方法
  • 使用驱动能力更强的电路
  • 断开反馈回路

RS锁存器（异步）
或非门：00保存 10置位 01复位 11禁止
与非门：11保存 01置位 10复位 00禁止
计算延时（置位）：近似位一个门行动结束后另一个门行动开始
$${\tau }_{rise,Q}(SR)={\tau }_{fall,Q}(NOR2)+{\tau }_{rise,Q}(NOR2)$$
SR触发器（有禁止态）
AOI21门：12个晶体管
两级NAND2门：16个晶体管
相当于RS锁存器的输入倍与门控制
JK触发器（解决禁止态，有振荡）
00保存 01复位 10置位 11翻转（振荡）
结构：在钟控SR锁存器中，将Q输出接入K与非门，Q！接入J与非门。（用递推方法发现JK*共同构成输入）
解决了钟控SR锁存器的不允许状态问题，但引入了震荡问题
防止振荡必须让CLK有效期短于传播延时，很难实现，称为时序限制问题
利用AOI门比全NAND晶体管更少
JK主从触发器（解决振荡，有毛刺）
使用两个JK触发器构成主从式触发器消除振荡现象，任意时刻只有一个锁存器有效，无法输出振荡。
触发方式位脉冲触发，若CK有效时输入有毛刺，在下个相位期间对输出产生影响
若抵抗输入信号毛刺，可采用边沿触发的触发器
D锁存器（解决禁止态，解决振荡）
用两个传输门、两个反相器构造D锁存器：CK=1跟随D，CK=0维持（正Latch）
对于一个高态工作的锁存器：$t_{setup}$与$t_{hold}$相对于下降沿而言，$t_{c2Q}$相对上升沿而言
Latch是先观察后保持，保持是多少需要看之前观察的最后时刻观察到了多少

• 建立时间$t_{setup}$:D在CK跳变前所需要保持的时间
  • $t_{DQ}$的最小值
  • $t_{CQ}$增大5%时候D距离CK的时间
• 保持时间$t_{hold}$：D在CK跳变后所需要保持稳定不变的时间
• 输出延时$t_{CQ}$:从时钟跳变沿到输出Q稳定的时间(正Latch=CK上升沿)
• 数据延时$t_{DQ}$:Latch特有，在CK=1时，数据变化到输出的时间

$C^{2}MOS$结构：相当于一个开关控制的反相器
主从D触发器
D触发器在CK的上升沿将数据传入Q：先进入负Latch，再进入正Latch
下降沿触发的Dff：ck=1时候主一直记忆，下降沿的时候从吐出来，下一个上升沿后主重新开始记忆

• 建立时间$t_{setup}$:触发沿来之前必须master就绪，否则双稳态闭环发生冲突
• 保持时间$t_{hold}$： 第一个传输门立刻截止，$t_{hold}=0$
• 输出延时$t_{c2Q}$:数据穿过从触发器的延时

异步置位/复位：将两锁存器的双稳态环路中前向反相器更换为与非/或非（复位用或非，置位用与非）
同步置位/复位：在输入端串联与非/或非，使置位/复位端有小时候固定输入1/0
同步使能：在输入端加入多路复用器，不使能时输入=输出

二 时序电路的时序要求

两大类延时
污染延时$t_c$:使输出开始变化的延时
传输延时$t_p$:使输出稳定的延时
触发器的最大延时和最小延时
最大延时：
$$t_{pcq}+t_{pd}+t_{setup}<T_C$$
最小延时：
$$t_{ccq}+t_{cd}>t_{hold}$$
两相锁存器电路的最大和最小延时
最大延时：
$$(t_{pdq1}+t_{pd1})+(t_{pdq2}+t_{pd2})<T_C$$
最小延时：
$$t_{nonoverlap}+t_{ccq}+t_{cd}>t_{hold}$$

三 时间借用与时间偏斜

时间借用
触发器有严格的时间周期，不能借用时间
锁存器透明状态时本级组合逻辑开始工作，这时上一级锁存器锁定，若上一级组合逻辑运算未完成，可以允许拖延到本级下降沿来临前的$t_{setup}$时刻

• 每一级都可以向下一级借用时间
• 若两级成环则第二级不能借用时间，两者必须在一个周期完成
  最大借用时间：
  $$t_{borrow}<\frac{T}{2}-(t_{setup}+t_{nonoverlap})$$

时钟偏斜
两时钟信号到达两个不同期间的时间差可能比预设偏离$t_{skew}$
skew增加了保持时间非法的可能性

• 触发器：最大延时减小skew，最小延时增大skew
• 锁存器：最大借用减小skew，最小延时增大skew，最大延时不变

触发器
$$t_{pcq}+t_{pd}+t_{setup}+t_{skew}<T_C$$
$$t_{ccq}+t_{cd}-t_{skew}>t_{hold}$$
锁存器
$$(t_{pdq1}+t_{pd1})+(t_{pdq2}+t_{pd2})<T_C$$
$$t_{nonoverlap}+t_{ccq}+t_{cd}-t_{skew}>t_{hold}$$
$$t_{borrow}<\frac{T}{2}-(t_{setup}+t_{nonoverlap})-t_{skew}$$
技巧：把skew加在小的那一方

四 时钟网络的能耗与节能措施

与时钟相关的能耗包括时钟网络功耗、触发器或寄存器功耗部分

• 时钟网络能耗
  • 动态功耗：$fC{V}^2$，包括线电容、中继器电容、负载电容
  • 静态功耗：$V_{DD}{I}_{leak}$
• 单个触发器能耗包括
  • 动态功耗$fC{V}^2$，其中包括内部节点电容、输出节点电容、本地时钟缓冲电容给、以及乘以其翻转概率
  • 静态功耗$V_{DD}{I}_{leak}$，自身漏电流、本地时钟缓冲器漏电流

五 施密特触发器

两种结构：抗干扰能力增强、迟滞比较

• 第一种：
  • 输出从1到0：输出1时下拉能力变弱，延迟下拉；
  • 输出从0到1：输出0时上拉能力变弱，延迟上拉：
  • 完成了迟滞比较的功能
• 第二种：
  • 输出从0到1：输出0时帮助下拉
  • 输出从1到0：输出1时帮助上拉

第九章 动态逻辑电路

• 基本概念——相对静态逻辑
• 传输管的特性（nMOS传输管传输0和1）
• 传输门实现动态逻辑时序逻辑的基本原理
• PE逻辑——基本概念、电路图/逻辑表达式、优缺点
  • 漏电、电荷分享、级联问题
  • 解决方法：若上拉keeper、内部节点预充电
• PE逻辑的改进——多米诺逻辑
  • 优缺点、多输入级多米诺
• NP多米诺原理
• 基本TSPC电路原理/TSPS D触发器

一 概述

动态逻辑门：逻辑电平不是稳定的静态工作点，由节点上寄生电容来暂时保持，需要定时刷新
优势：能够实现带有存储功能的简单时序电路、整个系统工作同步、复杂逻辑功能的实现面积小、寄生电容小动态功耗小、比静态逻辑门速度快
劣势：抗干扰差、无法用EDA工具实现设计自动化
PMOS接时钟信号：0为预充电状态，1为求值状态（上拉负责预充电、下拉负责逻辑）。另外，下拉网络中加一个NMOS可以确保上拉网络能够拉高高电平
它存在高阻状态：没有任何管子维持输出，输出电压只能靠电容维持
动态逻辑的晶体管比较小
需要刷新的时刻：软节点的电平高于$V_{IH}$或低于$V_{IL}$

二 传输晶体管电路的基本原理

由于NMOS的电流是由$V_{GS}$来决定，因此源漏相连的传输管损失一个阈值电压，栅源相连的晶体管损失的阈值电压叠加

• 传输晶体管关断时的泄露电流：亚阈值电流（源漏）+反偏PN结电流（体端）
  • 长沟道：亚阈值电流和反偏电流都起作用
  • 短沟道：亚阈值电流大于PN结电流
  • 超深亚微米器件：隧穿效应也会产生泄露电流
    $$t_{hold}=\frac{C_{x,min}(V_{max}-\frac{V_{DD}}{2})}{I_{leakage,max}}$$

三 电压自举技术

克服数字电路中阈值电压下降的特点。
利用饱和二极管接法，让输出节点电容增大
虽然这种电路布局要用额外的晶体管，但电路的性能改进效果好

四 同步动态电路技术

时序逻辑开销：触发器$t_{pc2q}+t_{setup}$，两相Latch电路$t_{pdq1}+p_{dq2}$
动态传输晶体管电路
由两相不交叠时钟驱动晶体管逻辑：phase1有效，输入信号加入1、3逻辑完成运算，逻辑2、4输入寄生电容保持原有不变

• 例子：两相时钟动态移位寄存器
  时钟最大频率由信号通过反相器的最大延时确定（高电平需要足够长完成逻辑运算）
  把反相器改成复杂的逻辑电路，求解最大频率要看逻辑电路的最大延时

增强型负载移位寄存器

有比逻辑：增强型负载移位寄存器————当第二级传输管打开时，若Cin1为1，那么Cout1的VOL取决于驱动管和负载管尺寸比例。
因此，有比逻辑就是奇数级负载管与偶数级传输管共用时钟
无比逻辑：奇数级负载管与奇数级负载管共用时钟，在不考虑驱动和负载的比例时，可以达到有效逻辑低电平$V_{OL}=0$，这种电路配置称为无比例动态逻辑。

五 动态CMOS电路技术

传输门代替传输管由两相时钟控制，静态CMOS逻辑门实现逻辑功能
PE门：动态CMOS逻辑
利用PMOS和NMOS做开关，CK=0预充电，CK=1求值
PE逻辑门元件数$n+2$，CMOS逻辑门个数$2n$
优点：寄生电容少，功耗少，没有直流静态功耗，输入寄生电容小（只有NMOS），上拉时间短
缺点：输出结果时间小于50%周期，下拉网络时间长，输出收到电荷分享的影响，最大周期受电容泄放影响，最小时钟受放电速度和输入延时限制，输入信号只能在预充电阶段改变。
不可多级级联的原因：求值阶段不允许任何电路输入信号由1变0（本来想关断，但由于速度问题先导通了一会儿）

六 高性能动态CMOS电路

1 多米诺CMOS逻辑

加入反相器，预充电输出0，只会形成0-1，0-0的变化，因此可以级联。
在求值期间，最多形成0-1变换，这样波动式影响得名多米诺
此时CMOS互补逻辑门的个数必须是偶数个，防止预充电期间输出逻辑1
优点：负载小速度快，可以和CMOS互补逻辑门级联（偶数个）
缺点：只能实现非反向逻辑的级联，反向逻辑级联只能使用CMOS逻辑实现，求值周期必须大于最长路径的延时；噪声容限低，$V_{Tn}-V_{OL}$，大阈值电压可以提高噪声容限，但会降低电路性能；存在电荷分享导致输出作物
电荷分享
$$V_x=\frac{C_x}{C_x+C_{nMOS节点}}$$
因此out节点上的电容必须大
同时，动态逻辑电路还容易收到电容耦合、时钟馈通等影响，噪声容限比CMOS小

• 解决办法：
  • 若上拉PMOS（PMOS keeper）：小尺寸的pmoskeeper
  • 修改反相器的切换阈值使其不敏感，但牺牲了反相器的上拉速度
  • 内部节点预充电：缺点是增加了下拉延时，NMOS泄放更多电荷（高性能加法器）
• 改进NMOS下拉时间：大尺寸输入管放在下面，其贡献的电阻少

2 NP多米诺（NORA CMOS）

有一半用NMOS预充电，接入反向始终，使得整个系统的求值阶段同步，CK=0预充电、预放电。
优点：节省了反相器的两个晶体管，与多米诺逻辑兼容，可以构造流水线结构
缺点：PMOS求值速度慢，需要大尺寸；没有反相器驱动导致每一级输出节点对噪声更加敏感
NORA CMOS逻辑流水线
NORANMOS+NORAPMOS+C2MOS
$\varphi$-section电路：0预充电C2MOS保持，1求值C2MOS输出
另一个反之，两者相互级联可以形成流水线系统
Zipper
结构同NORA，只是驱动信号不一样，由于电路过于复杂没有大量使用
原理：预充电管在求值阶段若导通消除电荷分享

3 TSPC动态CMOS电路

只需要单时钟实现流水线操作，不需要反向始终，没有Skew问题
NBLOCK在其他结构预充电时求值
TSPC上升沿D触发器
11个晶体管，工作速度快，噪声容限小。噪声容限是MOS的阈值电压
D为高电平，在PE逻辑后侧保持，PE为低电平，在PE前侧保持

第十章 半导体存储器

• 存储器分类
  • 易失性：DRAM/SRAM
  • 非易失性：ROM、浮栅晶体管EPROM/EEPROM/Flash/FRAM
• 存储器单元电路：DRAM、SRAM、ROM/Flash
• 存储器阵列结构：单元阵列、行列地址译码、敏感放大/输出驱动
• DRAM：3T单元/1T单元基本工作原理、电荷分享计算
• SRAM：6T单元基本工作原理/MOS尺寸设计（有比逻辑）
• ROM：NOR和NAND结构基本工作原理
• ROM和SRAM的地址译码电路：NAND译码NOR译码，字线和位线延时的计算
• Flash：NOR和NAND基本工作原理
• 各种不同半导体存储器的应用领域和各自优缺点对比

一 概述

• 易失性存储器
  • 静态存储器SRAM：速度快不刷新，CPU的高速缓存——6T
  • 动态存储器DRAM：电容保持信息，周期刷新，主存储器16G——1T1C
• 非易失性存储器
  • 掩模变成ROM（PROM）
  • 可编程ROM
    • 可擦除ROM（EPROM可擦除——1T EEPROM电可擦除 FRAM）
    • 闪存Flash（SLC、MLC）：固态硬盘——1T
  • 新型存储器

RAM阵列结构：随机访问存储器
可以在任意时刻访问任何一个单元
$$1MB=2^{20}\ast 8bit$$

• 需要20条地址线，位线特别长延时大，高度是宽度的12800倍
• 如果有列地址，12条行地址、8条列地址，每条位线256个字

RAM是最常见最易用的存储器
RAM输入地址，返回地址单元中的数据
FIFO数据缓存，用于匹配速率不同的两个模块；CAM内容寻址存储器，输入内容，返回的是与端口数据先匹配的地址（路由器种的地址交换表，CPU的tag阵列）

二 动态随机存储器DRAM

主要涉及3T的原理和1T的计算
3T的工作原理
缺点：两条位线两条字线
写：写字线选中，写位线电压传到M3的栅极；
读：读字线选中，读位线电压放电，非破坏性.
Dout读出要取反
结构内部的电容小于两侧位线的寄生电容的十分之一
C1上的电荷不饿能长期保存，需要定时刷新，读出再写回，每个2-4ms进行一次刷新
存储单元没有静态功耗
需要敏感放大器来放大
1T1C的工作原理
写：字线选中，数据保存到电容
读：破坏性，需要用一个放大器把这个信号写回存储单元
刷新：读一遍，放大器放大自动写回（不掌握）
电荷分享：
$$\Delta V=\frac{V_{DD}{C}_C}{2(C_C+C_{BL})}$$
读过程：均衡器先位线和读出放大器输入预充电，再选择左侧还是右侧阵列，再选择行进行电荷分享，打开PSA完成放大，然后选通位线输出
写过程：写缓冲器的驱动能力强，再电荷分享后强制驱动，做正常读操作覆盖敏感放大器
DRAM的改进技术
缺点：存储密度最大化但噪声严重，任何两个阵列中不对称的噪声都将以差动信号形式出现在敏感放大器输入端。
折叠位线结构：每条位线只连接一列种的一半单元，相邻位线输入敏感放大器，使噪声成为共模干扰，牺牲了面积换取了低噪声
双绞线：进一步减少噪声的影响
DRAM操作模式
页访问模式：保持行地址有效的情况下改变列地址
EDO存取模式：列地址提前建立，读取速度快
同步操作模式（SDRAM）:数据读取由RAS和CAS信号再时钟同步下控制，大大提高读取速度
DDR方式：两个时钟沿送数据
DRAM输入输出电路（不是重点）
输入：输入输出电平转换、缓冲；行列译码器；读出敏感放大器；片上电压产生器；输入缓冲器将TTL电平转换为CMOS
输出：输出缓冲器将CMOS电平转换成TTL电平，驱动大电容负载，具有三态功能
行译码器：有多少行就有多少行译码器，电荷分享计算如下：
$$(V_{DD}-V_{TN})\ast C_p+C_{MN2}(V_{DD}-V_{TN}-0)=V_c^{\prime }{C}_p+(V_c^{\prime }-V_{PP})C_{MN2}$$
读出放大器
电压产生器

三 静态随机存取存储器SRAM

静态：不需要刷新，双稳态电路保持
基本结构：两个反相器加两个开关，CMOS型没有静态功耗
全CMOS SRAM单元
静态功耗为两个反相器很小的泄露电流，有很高的噪声容限，有低电源电压工作能力
工艺复杂需要制造pMOS，有闩锁问题
SRAM的操作
读0：左侧bit右侧bit非，先位线预充电VDD；被太高的结点一定不能高到对侧MOS导通；M3饱和M1线性（满足节点最大值小于对侧MOS的阈值电压）
因此M1的尺寸具有下线，能得出比例约束，因此SRAM是有比逻辑
写0：要使对侧的两管导通状态发生翻转即可
由于双稳态电路，1时钟与VDD接通，0与GND接通，因此不会发生错误。
利用衬底负电压可以提高阈值电压，但是速度会变慢
DRAM电压模式，SRAM电流模式，没有位线电容充放电的过程，因此速度比DRAM快

四 非易失性存储器（掩模ROM）

1T-存储密度最高（flash同）有字线和位线
NOR-ROM
字线1为选中，位线输出：有晶体管的地方输出0，没有晶体管的地方输出1
为了降低功耗，PMOS周期性预充电形成动态ROM
金属编程：晶体管全部完成，金属线按照保存的程序链接；每两行共用地线，共用一个扩散区
离子注入编程：改变NMOS阈值电压，沟道中注入负电荷将阈值电压太高高于VDD，因此全部晶体管可以共用扩散区域
NAND-ROM
字线0为选中，1为未选中：有晶体管的输出1，无晶体管输出0
金属编程：不需要的短路源漏
离子注入：降低阈值电压，使其导通（耗尽管）
NANDROM速度要比ROM慢，因为NMOS是串联链接
行译码器电路
基于NOR的行译码电路：
仍旧用ROM的思路做译码器
N位信号产生2^N行输出（N输入L输出）：需要NL个nMOS,L个PMOS，2N个反相器（4N个MOS）
NOR行译码器电路与NORROM并排放置
基于NAND的行译码电路：
行有效时输出低电平，未被选中的是高电平
列译码器电路
M位列地址2^M条位线
采用阵列结构：需要$（输入\ast 输出+输出）$个晶体管，$(输出)$个传输管，还有反相器（4M个晶体管）
二进制树译码电路
大大减少晶体管数量，但速度慢(等差数列求解)
$$2(2^M-1)+4M$$

存取时间的设计问题

行延时：分布RC或Elmore
列延时：等效反相器
列数减少：行电阻行电容都减小一半，一共缩小四分之一
行数增加：列电容变成两倍，列延时两倍

五 闪存（浮栅flash）

编程：阈值电压抬高
栅极和沟道之间加浮栅
NOR闪存单元
擦除：源线12V，字线0，位线开路（隧穿效应）
编程：源线0，需要编程的字线12V位线6V，其他均为0V（热电子）
读：源线0，被选中的字线5V位线1V，其他均为0V
低阈值电压保存0晶体管有电流，高阈值电压保存1晶体管无电流
可扩展性更弱、用于嵌入式系统
NAND闪存单元
高密度，大大减小面积,需要特殊接口
存储卡、USB存储盘、SSD盘主流
NMOS浮栅晶体管默认为耗尽型晶体管，保存信息为0，编程后保存1
擦除：位线、源线、衬底接20V，字线0（整个阱都被擦除）
编程：
相关字线20V，位线6v-0，位线0v-1，源线0
不相关字线10V
多电平单元
每个晶体管控制阈值电压精确，越精确寿命越短，随着存储密度提高出现了
SLC MLC TLC flash（4bit/cell）、
闪存电路——电荷泵
二极管源漏级联，通过两相时钟放大电压

第十一章 输入输出电路和时钟电路

• ESD的概念、HBM、MM
• ESD保护方法：二极管电路
• 输入电路：满足TTL到CMOS电平转换/施密特
• 输出电路：三态驱动器基本电路/双向IO电路/减小Ground bounce的方法
• 时钟产生的方法：振荡器/晶振/PLL
• 全芯片时钟电路形式：时钟树的概念
• 时钟基本概念：占空比、jitter、Skew
• 闩锁效应：基本概念，防护方法（Guard Ring）

一 概述

真实芯片：CORE+PAD+电源地环线+IO电路

• ESD放电模型
  • 人体模型HBM
  • 机器模型MM
  • 充电器件模型CDM
  • 电场感应模型FIM
• ESD测试：经过ESD冲击后，芯片可能发生闩锁、功能失效
• ESD输入保护电路：利用二极管和电阻

二 输入电路

使能电路：buffer+传输门——E=0有效，其他值为高阻
TTL输出电平：0.8 2
CMOS输出电平： 0.5 4.45
为了满足TTL的要求，反相器至少要满足VIL=0.8，VIH=2.0（Vth=1.4最佳容限）
工艺角 前N后P STF 反相器电路不一定能满足TTL（思考：还为什么）
采用：

• 非反向TTL电平转换输入电路
• 施密特触发器1V低阈值 4V高阈值电平

三 输出电路

三态输出
缺陷：电源反跳power bounce：寄生电感分压
解决方法：增加VDD和GND焊盘个数，减小Imax
双向IO

四 片内时钟的生成预分配

振荡器：奇数个反相器
晶振：稳定
锁相环：来自晶振的时钟源进行倍频
时钟树
CTS：时钟树的综合
jitter：时钟边缘的快速变化（固定的 随机的）
skew：到达各个位置的时间不同
减小skew的方法：锁相环PLL或者延迟锁相环DLL

五 闩锁效应

一种寄生可控硅触发造成电源和地短路的现象
避免CMOS电路的闩锁效应：最常用方法是衬底接触尽可能多或让寄生三极管$\beta$小（PMOS和NMOS离得远）

第十二章 VLSI设计方法学

• SOC和IP（Intellectual Property）的概念
• 集成电路设计的三个域：行为域/结构域/几何域
• 集成电路设计层次
  • 自上而下的设计方法
  • 系统级/算法级、RTL级、逻辑门级、电路级、版图级，对应的描述方法
• 综合的概念：RTL 逻辑门级
• 全定制、半定制、可编程逻辑器件（FPGA）设计风格各自的特点、如何选择芯片设计方式（成本因素）
• 集成电路实际流程
  • 全定制设计流程
  • 半定制设计流程

一 综述

SOC：
HDL：综合称为netlist（门级）

• IP
• 硬核：layout
• 软核：硬件代码
• 固核：网表

二 VLSI设计流程

IC设计是一个不断将设计描述从高层次到低层次转换的过程
转换过程可以是EDA完成，也可以是人工完成

• Y图：解决复杂性问题

  • 系统级、算法级 matlab
  • 寄存器传输级（RTL级描述） HDL 通常不考虑延时，主要进行STA
  • 门级 HDL/Schematic
  • 电路级 SPICE 电路图
  • 版图级（几何级）GDSII 掩模版

  综合：从高层次到低层次，比如RTL逻辑综合为门级网表，网表物理综合成版图

三 层次化设计

模块化/层次化设计：行为域、结构域、物理（几何）域
层次化
规范化
模块化：重复利用
本地化：模块间连线尽可能短

四 VLSI设计风格

版图设计方法：全定制、半定制、可编程逻辑器件
全定制
效率低设计时间长成本高风险高
高性能CPU DRAM SRAM
不采用任何库，全由设计者重新设计
半定制
基于HDL设计：标准单元设计——core和IO都是100%利用率，需要全部的制造步骤
简单快速可靠，EDA工具支撑；面积可能过大，目前最广泛使用的设计方法
门阵列：不够灵活，制造周期短，可达降低成本（减少了掩模成本）
只能是数字电路，性能收到限制
FPGA设计
现场可编程逻辑阵列结构：可编程的互联线结构，快速实现设计原型，使用硬件HDL设计
不需要硅片的制造加工
性能首先，单个芯片成本高，大量不划算