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DDR介绍

DDR的英文全称为double-data-rate 3 synchronous dynamic RAM，double指的是在SCLK进行双边缘信号采集，synchronous指的是同步信号，即数据的写入与读出都是经过时钟进行同步的，dynamic指的是动态刷新RAM中的值，因为DDR3是采用电容的电荷来表示数据是0还是1，我们知道电容都是不理想的，会有寄生参数ESR，当电容充满电表示1时，随着时间的流逝，电容的电会经过电容的ESR等寄生参数消耗掉，在电容掉电的过程中，如果不给电容充电也就是刷新，那么电容的电压就会逐渐变为0，最终导致所有的存储单元都变为零，正是因为这个原因所以需要DDR3内部进行动态刷新电位，及时补充损失掉的电荷

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提示：以下是本篇文章正文内容，下面案例可供参考

LPDDR3关键信号解析

DQ:数据线，对DDR的读写都是经过对DQ电平的写入，双向口，电平参考VREFFDQ
DM:数据输入屏蔽，数据写入的时候，如果DM为高，将屏蔽写入，为输入信号，参考电平为VREFFCA
DQS:数据选通，为双向数据，当需要对DDR进行写入时，发送端为主控，接收端为DDR，中心与写入的数据DQ中心对齐，当需要对DDR进行数据的读出时，发送端为DDR，接受端为主控，中心与数据DQ边缘对齐
注：写的时候DQS及DQ均是主控给的信号，所以采样点在DQ的中间能采集到最稳定的数据，读的时候DQS及DQ都是DDR给的，在主控端会进行延迟一段时间再去采样DQ的值

DDR走线要求

数据组：
单端信号要求走50Ω±10%，差分信号走100Ω±10%，其中DQ、DM为单端信号，DQS为差分信号。
DQS差分信号：走线宽度及差分线间距由PCB的叠层阻抗所决定
DQ数据线：DQ的走线宽度由PCB的叠层阻抗决定，组内走线间距需要走2W原则（两走线中心点距离为2倍走线宽度）
DQS和DQ走线间距：走线需要大于等于2W
不同数据组之间的间距：走线需要大于等于2W
DQS差分对之间最大延迟：1PS（1PS的延迟在PCB上大概对应6mil，所以我们要求差分对之间的等长控制在5Mil就一定不会出错）
DQS与DQ的最大延迟：5PS(1PS的延迟在PCB上大概对应6mil，所以我们要求差分对之间的等长控制在30Mil以内）
因为CLK与DQS之间的最大延迟可以接受为150ps，也就是每个数据组之间只要做到750mil内等长即可，但普遍控制在120mil以内
数据信号组为8位为一个字节即为一组，但还需要包括DQS和DQM（DQ0-7，DQM，DQS）
第二组信号为DQ8-DQ15，DQM，DQS
时钟走线
时钟为差分对走线，差分阻抗为100Ω±10%，走线的宽度及差分线之间的距离由PCB的叠层所决定
时钟信号线由于未高频且上升沿非常陡，容易干扰别人，所以我们需要做到3W原则，即和其它信号走线最起码做到3倍线宽的净宽
差分对最大的延迟为：1PS即6mil，通常按5mil等长设计
时钟CLK与DQS之间允许的最大延迟为：150PS

控制组
CSN：片选信号，当CS#为高时，所有信号无效，为输入信号，CS的参考电压为VREFFCA

CKE：时钟使能，高使能，低禁止，为输入信号，CKE的参考电压为VREFFCA
控组信号走线阻抗控制为50Ω±10%，走线的宽度由PCB的叠层决定，控制信号需要控制3W原则
控制信号与时钟之间的最大延迟为：5PS即30MIL
地址组
地址信号我们需要控制阻抗为：50Ω±10%，走线的宽度由PCB叠层即阻抗需求所决定，走线之间的宽度需要控制3W原则
与SLK最大的延迟为：5ps，即30MIl

总结

通常我们是将地址组，控制组，时钟组作为一组进行等长处理，等长控制在100mil。