一 实验目的
1.熟悉VIVADO的编译环境
2.熟悉在 VIVADO 环境下运用 Verilog HDL 语言的编程开发流程,包括源程序的编写、编译、模拟仿真及程序下载。
二 实验内容
1. VIVADO 环境下源程序的编写、编译
2. 模拟仿真
3. 程序下载
三 设计要求
设计项目:数值比较器
数值比较器用于比较两个二进数值的大小,比较结果有大于、等于、小于三种情况,是从高位向低位进行比较。一般要有三个级联输入端和两个二进制数(注意位数相等)。有一位、四位、八位等数值比较器。
(1)基础任务:首先设计两个一位数值比较器,再设计一个四位数值比较器,输出结果用发光二极管显示即可。
(2)提高任务:用一位数值比较器或者四位数值比较器构成一个八位数值比较器,输出结果用发光二极管显示即可(层次化设计方式)。
(3)拓展任务:用一位数值比较器或者四位数值比较器构成一个八位数值比较器,输出结果用发光二极管显示即可(IP核设计方式:自己把要用的低位数的数值比较器封装成IP核,然后调用设计八位数值比较器)。
四 实验设备或运行软件平台
Vivado 2017.4,EGo1开发板
五 实验过程
5.1实验设计思路
数值比较器是对两个二进制数值的大小进行比较,比较结果有大于、等于、小于三种情况,而且为了减少计算量,一般是从高位向低位进行比较的。为了搭建一个八位数值比较器,我们不妨先设计四位数值比较器将其封装为IP核,通过调用IP核分别对八位数值的高四位、低四位进行比较,效率高且设计思路清晰、代码易读。
图1 拨码开关输入及LED结果输出
5.2实验步骤
(1)创建一个新项目,双击启动VIVADO,建立一个新项目,新建一个Verilog HDL文件,在左侧“Flow Navigator”栏中的“Project Manager”下点击“Add Sources”,在弹出的窗口中选择“Add or create design sources”。或者可以通过右击Design sourse选择Add Sourse创建文件。在“Sources”窗口中的“Design Sources”下双击创建的源文件。在用户区Verilog HDL文件窗口中编写代码,保存时文件名与实体名保持一致。
(2)IP核程序参考:
module siweibijiaoqi(
input [3:0] a,
input [3:0] b,
output wire less,
output wire equal,
output wire more
);
assign less = (a < b);
assign equal = (a == b);
assign more = (a > b);
endmodule
(3)源程序参考:
module kuozhanrenwu(
input[7:0]a,
input[7:0]b,
output less,
output equal,
output more
);
wire [3:0] a_low, a_high, b_low, b_high;
wire less_low, equal_low, more_low;
wire less_high, equal_high, more_high;
siwei four_low(
.a(a_low),
.b(b_low),
.less(less_low),
.equal(equal_low),
.more(more_low)
);
siwei four_high(
.a(a_high),
.b(b_high),
.less(less_high),
.equal(equal_high),
.more(more_high)
);
assign a_low = a[3:0];
assign a_high = a[7:4];
assign b_low = b[3:0];
assign b_high = b[7:4];
assign less = (less_high || (equal_high && less_low));
assign more = (more_high || (equal_high && more_low));
assign equal = (!less && !more);
endmodule
(4)仿真程序参考:
module test;
reg [7:0] a, b;
wire less, equal, more;
kuozhanrenwu comparator(
.a(a),
.b(b),
.less(less),
.equal(equal),
.more(more)
);
initial begin
a = 0; b = 0;
#10 a = 8'b0000_0000; b = 8'b0000_0000; // 测试情况1: 相等
#10 a = 8'b0000_1000; b = 8'b0000_0000; // 测试情况2: A大于B
#10 a = 8'b0000_0000; b = 8'b0000_1000; // 测试情况3: A小于B
#10 a = 8'b1111_1110; b = 8'b1111_1111; // 测试情况4: A略小于B
#10 a = 8'b1111_1111; b = 8'b1111_1110; // 测试情况5: A略大于B
#10 a = 8'b1010_1010; b = 8'b1010_1010; // 测试情况6: 相等(非零)
#10 $finish;
end
endmodule
(5)约束文件参考:
set_property PACKAGE_PIN P5 [get_ports a[7]]
set_property IOSTANDARD LVCMOS33 [get_ports a[7]]
set_property PACKAGE_PIN P4 [get_ports a[6]]
set_property IOSTANDARD LVCMOS33 [get_ports a[6]]
set_property PACKAGE_PIN P3 [get_ports a[5]]
set_property IOSTANDARD LVCMOS33 [get_ports a[5]]
set_property PACKAGE_PIN P2 [get_ports a[4]]
set_property IOSTANDARD LVCMOS33 [get_ports a[4]]
set_property PACKAGE_PIN R2 [get_ports a[3]]
set_property IOSTANDARD LVCMOS33 [get_ports a[3]]
set_property PACKAGE_PIN M4 [get_ports a[2]]
set_property IOSTANDARD LVCMOS33 [get_ports a[2]]
set_property PACKAGE_PIN N4 [get_ports a[1]]
set_property IOSTANDARD LVCMOS33 [get_ports a[1]]
set_property PACKAGE_PIN R1 [get_ports a[0]]
set_property IOSTANDARD LVCMOS33 [get_ports a[0]]
set_property PACKAGE_PIN U3 [get_ports b[7]]
set_property IOSTANDARD LVCMOS33 [get_ports b[7]]
set_property PACKAGE_PIN U2 [get_ports b[6]]
set_property IOSTANDARD LVCMOS33 [get_ports b[6]]
set_property PACKAGE_PIN V2 [get_ports b[5]]
set_property IOSTANDARD LVCMOS33 [get_ports b[5]]
set_property PACKAGE_PIN V5 [get_ports b[4]]
set_property IOSTANDARD LVCMOS33 [get_ports b[4]]
set_property PACKAGE_PIN V4 [get_ports b[3]]
set_property IOSTANDARD LVCMOS33 [get_ports b[3]]
set_property PACKAGE_PIN R3 [get_ports b[2]]
set_property IOSTANDARD LVCMOS33 [get_ports b[2]]
set_property PACKAGE_PIN T3 [get_ports b[1