Verilog进阶挑战（1）—— 序列检测

Verilog进阶挑战

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一、题目描述

请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。

程序的功能时序图如下：

输入描述：
clk：系统时钟信号
rst_n：异步复位信号，低电平有效
a：单比特信号，待检测的数据

输出描述：
match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0

二、解析与代码

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	);

reg [8:0] a_reg;
//移位寄存器
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		a_reg <= 0;
	else
		a_reg <= {a_reg[7:0],a};
end

always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		match <= 0;
	else if((a_reg[8:6]===3'b011)&&(a_reg[2:0]==3'b110))
		match <= 1;
	else
		match <= 0;
end  


endmodule