62-USB转JTAG or SPI电路设计

最新推荐文章于 2024-05-28 20:21:31 发布
最新推荐文章于 2024-05-28 20:21:31 发布
阅读量1k 收藏 30
点赞数 26
分类专栏： PCB LAYOUT工程师 嵌入式硬件 硬件电路设计 文章标签： fpga开发 网络 嵌入式硬件 硬件工程 单片机 arm开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_66510961/article/details/138339802
版权

视频链接

USB转JTAG or SPI电路设计01_哔哩哔哩_bilibili

USB 转 JTAG or SPI电路设计

第07课---USB转串口电路设计第

34～40课---USB硬件电路设计

第22课---SPI Flash电路设计

第31课---JTAG电路设计（JLINK&XILINX&ALTERA）

第61课---ARM与FPGA间SPI通信电路设计（3种案例）

1、USB转JTAG or SPI简介  

USB 即Universal Serial Bus（通用串行总线）

JTAG（Joint Test Action Group）

SPI是(Serial Peripheral Interface) 串行外设接口

2、沁恒微电子-以CH347T为例

2.1、CH347T简介

CH347T是一款高速USB总线转接芯片，通过USB总线提供异步串口、I2C同步串行接口、SPI同步串行接口和JTAG接口等。

2.2、CH347T工作模式配置

CH347 芯片在复位时，检测DTR1(PIN10)和RTS1(PIN13) 引脚的电平状态配置芯片的工作模式，各工作模式及对应的转接功能如下表。

2.3、CH347T管脚封装图

2.4、引脚定义 ---以CH347T为例   ★

2.4.1、标准的公共引脚

Pin number

Pin name

I/O

Description

14

VCC

P

电源调节器正电源输入端，需要外接退耦电容

18

GND

P

公共接地端，需要连接USB 总线的地线

1

RST#

I

外部复位输入端，低电平有效，内置上拉电阻

17

UD+

USB信号

直接连到USB总线的D+数据线，不能额外串接电阻

16

UD-

USB信号

直接连到USB总线的D-数据线，不能额外串接电阻

19

XI

I

晶体振荡输入端

20

XO

O

晶体振荡反相输出端

2.4.2、工作模式配置引脚（★）

Pin number

Pin name

I/O

Description

10

DTR1/TNOW1

DTR1/TNOW1

复位期间

输入(FT)

芯片复位时为工作模式MODE0配置引脚0，

配合MODE1引脚使用，内置上拉电阻

13

RTS1/GPIO7

复位期间

输入(FT)

芯片复位时为工作模式MODE1配置引脚1，

配合MODE0引脚使用，内置上拉电阻

2.4.3、工作模式0引脚

Pin number

Pin name

I/O

Description

8

TXD0

输出

UART0的串行数据输出，空闲态为高电平

12

RXD0

输入(FT)

UART0的串行数据输入，内置上拉电阻

3

TXD1

输出

UART1的串行数据输出，空闲态为高电平

4

RXD1

输入(FT)

UART1的串行数据输入，内置上拉电阻

9

DTR0/TNOW0

/GPIO5

输出

UART0的MODEM输出信号，数据终端就绪，低有效；UART0的RS485发送和接收控制引脚；通用GPIO5，用于IO 口输入或输出。上电期间，如果DTR0引脚检测到外接了下拉电阻则DTR0和DTR1分别切换为TNOW0和TNOW1功能

10

DTR1/TNOW1

输出

UART1的MODEM输出信号，数据终端就绪，低有效；UART1的RS485发送和接收控制引脚

6

CTS0/GPIO0

输入(FT)

UART0的MODEM输入信号，清除发送，低有效；通用GPIO0，用于IO 口输入或输出

7

RTS0/GPIO1

输出

UART0的MODEM输出信号，请求发送，低有效；通用GPIO1，用于IO 口输入或输出。

上电期间，如果RTS0 引脚检测到外接了下拉电阻则禁用内部EEPROM 中配置参数，启用芯片自带默认参数

2

CTS1/GPIO6

输入(FT)

UART1的MODEM输入信号，清除发送，低有效；通用GPIO6，用于IO 口输入或输出

13

RTS1/GPIO7

输出

UART1的MODEM输出信号，请求发送，低有效；通用GPIO7，用于IO 口输入或输出

11

RI0/GPIO3

输入(FT)

UART0的MODEM输入信号，振铃指示，低有效；通用GPIO3，用于IO 口输入或输出

15

DCD0/GPIO4

输入(FT)

UART0的MODEM输入信号，载波检测，低有效；通用GPIO4，用于IO 口输入或输出

5

DSR0/GPIO2

输入(FT)

UART0的MODEM输入信号，数据装置就绪，低有效；通用GPIO2，用于IO 口输入或输出

2.4.4、工作模式1/2引脚

Pin number

Pin name

I/O

Description

3

TXD1

输出

UART1的串行数据输出，空闲态为高电平

4

RXD1

输入(FT)

UART1的串行数据输入，内置上拉电阻

10

DTR1/TNOW1

输出

UART1的MODEM输出信号，数据终端就绪，低有效；UART1的RS485发送和接收控制引脚

2

CTS1

输入(FT)

UART1的MODEM输入信号，清除发送，低有效

13

RTS1

输出

UART1的MODEM输出信号，请求发送，低有效

7

MISO

输入(FT)

4 线串口的数据输入，别名DIN或SDI，

内置上拉电阻

8

MOSI

输出

4 线串口的数据输出，别名DOUT 或SDO

6

SCK

输出

4 线串口的时钟输出，别名DCK

5

SCS0

输出

4 线串口的片选输出0

9

SCS1

输出

4 线串口的片选输出1

12

SDA

输出

输入(FT)

2 线串口的数据输入输出，内置上拉电阻

11

SCL

输出

2 线串口的时钟输出，内置上拉电阻

15

ACT

输出

USB 配置完成状态输出引脚，低电平有效

上电期间，如果ACT引脚检测到外接了下拉电阻,则DTR1 切换为TNOW1 功能

2.4.5、工作模式3引脚

Pin number

Pin name

I/O

Description

3

TXD1

输出

UART1的串行数据输出，空闲态为高电平

4

RXD1

输入(FT)

UART1的串行数据输入，内置上拉电阻

10

DTR1/TNOW1

输出

UART1的MODEM输出信号，数据终端就绪，低有效；UART1的RS485发送和接收控制引脚

2

CTS1

输入(FT)

UART1的MODEM输入信号，清除发送，低有效

13

RTS1

输出

UART1的MODEM输出信号，请求发送，低有效

8

TDI

输出

JTAG接口的数据输出

7

TDO

输入(FT)

JTAG接口的数据输入，内置上拉电阻

6

TCK

输出

JTAG接口的时钟输出

9

TRST

输出

JTAG接口的复位输出

5

TMS

输出

JTAG接口的模式选择

11、12

GPIO

输入/输出

通用GPIO，用于IO口输入或输出

15

ACT

输出

USB 配置完成状态输出引脚，低电平有效

上电期间，如果ACT引脚检测到外接了下拉电阻则DTR1 切换为TNOW1 功能

3、USB转JTAG or SPI硬件设计实战

3.1、CH347F

3.2、CH347T

详细内容参考视频讲解

叶倾城-硬件原创
关注
  • 26
    点赞
  • 踩
  • 30
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
37-USB HOST & SLAVE & OTG电路设计
weixin_66510961的博客
04-03 1131
USB HOST & SLAVE & OTG电路设计
ESP32-C3 uses ESP-Prog (JTAG) to program firmware process
ESP 技术分享，推动万物互联
12-21 1025
由于 ESP32-C3 内部具有内置 JTAG 电路，一般 ESP32-C3 可以直接通过 USB 接口来进行 JTAG 调试。但如果不想用 USB 或者串口，也可以像 ESP32 一样使用 JTAG 适配器（ESP-Prog）来进行固件烧录和 gdb 调试。此篇博客记录 ESP32-C3 使用 ESP-Prog(JTAG) 来烧录固件的流程。此博客分为以下三部分： 硬件管脚配置 & 连接 软件指令 & 测试结果 其他功能补充 注：老版本的 openocd 不支持 ESP32-C3 J
ARM 代码烧录方案与原理详解 --- SWD/JTAG + Bootloader + OTA (ICP + ISP + IAP)
热门推荐
流云
06-22 2万+
一、ICP(In Circuit Programing)：可通过CPU的Debug Access Port 烧录代码，比如ARM 的SWD或JTAG； 二、ISP(In System Programing)：可借助MCU厂商预置的Bootloader 实现通过板载UART或USB接口烧录代码，比如STM32的System memory可预置ISP代码； 三、IAP(In Applicating Programing)：由开发者实现Bootloader功能，可提供代码烧录、差分升级、空中升级、一键恢复等功能。
硬件电路设计原理图设计
weixin_66510961的博客
04-29 6299
硬件电路设计原理图设计第二季-1-40课已更新完成啦！！！ 硬件电路设计原理图设计第二季-1-40课已更新完成啦！！！ 硬件电路设计原理图设计第二季-1-40课已更新完成啦！！！ 第三季硬件电路设计原理图设计敬请期待！感谢大家的支持！ 第01课------硬件实战-硬件电路设计的方法和技巧 第02课------千兆(十兆、百兆、千兆自适应)以太网电路设计 第03课------万兆以太网电路设计 第04课------RS232电路设计 第05课------RS485电路设计 第06课--
FT232H USB转串口,I2C,JTAG高速芯片
lxm920714的专栏
11-10 6172
随着FT232H USB2.0高速芯片的发布，英商飞特蒂亚公司(FTDI)进一步巩固了其在USB接口集成电路产品的地位。此款多功能的单通道USB转UART/FIFO接口设备可通过EEPROM配置为各种不同的串行或并行接口。与FTDI建设完备精良的USB设备驱动一起，这套方案使工程师可以轻松的将高速 USB连接引入新的和传统的外设设计中。另外，还有相关的UM232H评估模块帮助工程师快速建立设计样机...
USB至串口TTL转接设备及Console线
IOsetting的专栏
02-28 7544
常见芯片方案 按价格从高到低排个序 FTDI(英国)的FT232 公认稳定可靠, 传输速率3Mbps, 功能最强, 单芯片内置SPI，TWI，JTAG，GPIO等功能. FT232BM为较早型号, FT232RL等为较新的型号, 有多种封装 FT232BM LQFP32封装(四方扁平式密脚) FT232BL LQFP32封装(四方扁平式密脚) FT232RL SSOP28封装(双列密脚) FT...
S5PV210开发 -- SPI 你知道多少？
不积跬步，无以至千里
01-05 2343
如需转载请注明出处：https://blog.csdn.net/qq_29350001/article/details/78979855 一、SPI简介 参看：SPI详解 SPI（serial peripheral interface，串行外围设备接口）总线技术是 Motorola 公司推出的一种同步串行接口。它用于CPU与各种外围器件进行全双工、同步串行通讯。它只需四条线就可以完成 MCU...
硬件电路原理图模块化设计1~57课杀青啦！！！
weixin_66510961的博客
01-29 1710
2020年8月-2023年1月，历时2年5个月，57课硬件电路原理图模块化设计课程结束！！！
esp32 jtag调试器_ESP32 使用 Jlink 进行 JTAG 调试的流程
weixin_35063099的博客
01-17 4747
这篇教程用来带领实现 Ubuntu/Linux 下 ESP32 使用 Jlink 进行 JTAG 调试。分为如下几步：1. 安装 OpenOCD如果你已经按照 esp-idf 快速入门 一文中的介绍安装好了 ESP-IDF 及其 CMake 构建系统，那么 OpenOCD 已经被默认安装到了你的开发系统中。在 设置开发环境 结束后，你应该能够在终端中运行如下 OpenOCD 命令:openocd ...
JTAG仿真接口电路设计JTAG仿真接口电路设计-综合文档
05-23
JTAG仿真接口电路设计.pdf
USB转JTAG的非常详细原理图和PCB Layout，对设计很有帮助！
12-01
USB转JTAG的原理图，非常详细，对于自制USB转JTAG很有用！！
基于USB-JTAG接口转换的嵌入式系统Flash编程
02-03
基于USB-JTAG接口转换的嵌入式系统Flash编程、电子技术,开发板制作交流
JTAG仿真□电路设计
11-13
连接测试组（JTAG，Joint Test Action Group）接口用于连接最小系统板和仿真器，实现仿真器对DSP的访问，JTAG接口的连接需要和仿真器上的接口一致。不论什么型号的仿真器，其JTAG接口都满足IEEE 1149．1的标准。满足...
USB-JTAG pdf cpld的电路模块
06-05
基于CPLD的USB-JTAG模块，电路图给出了通过USB模块下载CPLD芯片的转换电路
IC开发——VCS基本用法
飞鹤的程序员人生
05-28 462
VCS是编译型verilog仿真器，处理verilog的源码过程如下：VCS先将verilog/systemverilog文件转化为C文件，在linux下编译链接生成可执行文件，在linux下运行simv即可得到仿真结果。VCS使用步骤，先编译verilog源码，再运行可执行文件：编译命令的格式：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程）执行仿真命令格式：./simv [run_time_option]
【FPGA】正原子XC7A35T
最新发布
EllaZeng的博客
05-28 389
MMCM可以实现动态的调整，输出反向，PLL不行。除了这一点，两者完全相同。safe clock startup：只有在输出稳定的时候有时钟。dynamic phase shift：动态调整输出时钟相位。frequency sythesis：输出不同频率的时钟。dynamic recording：动态调整输出时钟频率。phase alignment：相位关系。minimize power：电源优化。下图可视为一个FPGA（官方手册）差分时钟：MRCC P,N。全局时钟：MRCC P。
ZYNQ AXI4 FDMA内存读写
baidu_34971492的博客
05-28 34
如果用过ZYNQ的都知道，要直接操作PS的DDR 通常是DMA 或者VDMA,然而用过XILINX 的DMA IP 和 VDMA IP，总有一种遗憾，那就是不够灵活，还需要对寄存器配置，真是麻烦。对于我们搞 FPGA 的人来说，最喜欢直接了当，直接用FPGA代码搞定。现在XILINX 的总线接口是AXI4总线，那么熟 练自定义AXI4 IP挂到总线上就非常方便了。基于这个目的，定义了一个基于AXI4 FULL MASTER 的IP，暂且取名为FDMA。 ZYNQ 配置 测试代码： 3下板测试
非整数倍数据位宽转换24to128
jk_101的博客
05-22 886
因为128×3=24×16128\times3=24\times16128×3=24×16，所以每输入16个有效数据，就可以产生三个完整的输出。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；实现数据位宽转换电路，实现24bit数据输入转换为128bit数据输出。其中，先到的数据应置于输出的高bit位。输入数据是24bit，输出数据是128bit。注：解题分析来源于网友，如有侵权，请告删之。，每当输入有效时，将数据从低位移入。
xilinx usb转jtag 电路图
12-20
Xilinx USB转JTAG电路图是一种用于Xilinx系列芯片烧录和调试的电路设计。该电路主要包括USB接口、转换芯片、JTAG接口等关键部件。 首先，USB接口负责与计算机进行数据通信，实现烧录和调试的功能。USB接口通过一定的协议与计算机进行数据交互，包括发送烧录文件、接收芯片状态等。转换芯片是连接USB接口和JTAG接口的关键部件，它可以将USB信号转化为JTAG所需的信号，实现计算机与芯片之间的通信。JTAG接口是Xilinx芯片用于烧录和调试的接口，通过该接口可以向芯片发送烧录文件、读取芯片状态、调试代码等操作。 整个电路图的设计需要考虑信号的传输和处理问题，保证USB转JTAG的稳定性和可靠性。同时还需要考虑PCB布局、供电电路、信号隔离等问题，确保整个电路的性能和稳定性。 总的来说，Xilinx USB转JTAG电路图是一种用于Xilinx芯片烧录和调试的电路设计，其关键部件包括USB接口、转换芯片、JTAG接口等。这些部件经过合理的设计和布局，可以实现计算机与芯片之间的稳定高效的数据通信。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值