同步复位好还是异步复位好呢？

同步复位

同步复位指的是当时钟上升沿检测到复位信号，执行复位操作，有效的时钟沿是前提。

Verilog 中是这样写的：

//input dat;
//reg tmp;

always @ (posedge clk)
begin
	if(!rst_n)
		tmp <= 0;
	else 
		tmp <= dat;		
end

同步复位的优点如下：

• 有利于仿真器的仿真；
• 可以使所设计的系统成为 100%的同步时序电路，有利于时序分析，而且可综合出较高的 Fmax；
• 由于只在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的复位毛刺。

同步复位也有一些缺点，缺点如下：

• 复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑诸如时钟偏移、组合逻辑路径延时、复位延时等因素（所以复位信号有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度）；
• 由于大多数的逻辑器件的目标库内的 DFF 都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会一方面额外增加 FPGA 内部的逻辑资源，另一方面也增加了相应的组合逻辑门时延。

异步复位

异步复位指的是无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。当时钟上升沿检测到复位信号，执行复位操作。

Verilog 中是这样写的：

//input dat;
//reg tmp;

always @ (posedge clk or negedge rst_n)
begin
	if(!rst_n)
		tmp <= 0;
	else 
		tmp <= dat;		
end

异步复位的优点：

• 大多数目标器件库的 DFF 都有异步复位端口，那么该触发器的复位端口就不需要额外的组合逻辑，这样就可以节省资源；
• 设计相对简单；
• 异步复位信号产生和响应都很方便（电路在任何情况下都能复位而不管是否有时钟出现）。

异步复位也有一些缺点，缺点如下：

• 最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态（此时 clk 检测到的 rst_n 的状态就会是一个亚稳态，即是 0 是 1是不确定的），从而导致复位失败。
• 可能因为噪声或者毛刺造成虚假复位信号（比如系统正常工作时突然复位）（注意：时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题）；
• 静态定时分析比较困难，静态时序分析一般是针对同步设计的，都是基于时钟周期来分析时序的。
• 对于 DFT（DesignForTest 可测性设计）设计，如果复位信号不是直接来自于 I/O 引脚，在 DFT 扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。

鱼和熊掌我都要：异步复位、同步释放

总结下来，我们推荐使用异步复位、同步释放的方式，并且复位信号为低电平有效。

这里我们再进一步解释下：

• 复位信号到来的有效与否与 clk 无关，而且复位信号的撤除也与 clk 无关，但是复位信号的撤除是在
  下一个 clk 来到后才起的作用。
• 异步复位同步撤离的目的为了防止复位信号撤除时，可能产生的亚稳态。

异步复位同步撤离产生的 Verilog 代码如下：

//input dat;
//reg tmp;

reg rst_n_in;       //复位管脚
reg rst_n1, rst_n2; //寄存
reg rst_n;          //异步复位，同步释放

assign rst_n = rst_n2;

always @ (posedge clk or negedge rst_n_in)
begin
    if (!rst_n_in)
    begin
        rst_n1 <= 0;
        rst_n2 <= 0;
    end
    else
    begin
        rst_n1 <= 1;
        rst_n2 <= rst_n1;
    end
end

always @ (posedge clk or negedge rst_n )
begin
    if (!rst_n)
        tmp <= 0;
    else
        tmp <= dat;
end