基于FPGA PCIe管脚硬件接错案例分析与解决方案
本案例基于xinlinx FPGA K7系列。由于在FPGA中,PCIE属于硬核资源,相应的管脚其实时约定好的,在手册中有专门的定义,不可以自己定义。如果你真的接错了,那也可以有解决方案,在约束文件XDC中添加以下约束,即可解决,说明FPGA还是很强大的。(K7 676为例,其他参考自定义)由于在设计中,PCB走线时,考虑到不是很方便,调整了PCIe的线序,导致在调试中,一度识别不了PCIe接口。应该如何去分析和解决。首先,除非特殊情况,一般PCIe应该按照手册约定的管脚去约束,不应该擅自定义。
复制链接