SRIO总线多组协议例化

现项目采用Virtex-7 690T平台，需要例化三组2x lane rate 2.5Gbps SRIO总线接口，高速BANK的参考时钟为125Mhz。

由图可见，二组SRIO总线和一路GT Bank参考时钟分布在BANK114，另外一组SRIO分布在相邻BANK113（没有提供参考时钟）。

查阅SRIO相关文档，当多组SRIO总线例化采用如下形式：

例化BANK114第一组SRIO IP时，配置Shared Logic 为Include Shared Logic in Core；例化BANK114第二组SRIO IP和BANK113 SRIO IP时，配置Shared Logic 为Include Shared Logic in Example Design。