Verilog语法学习——LV1_四选一多路器

最新推荐文章于 2024-01-15 20:49:58 发布
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分类专栏： Verilog语法学习 文章标签： fpga开发
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LV1_四选一多路器

题目来源于牛客网

[牛客网在线编程_Verilog篇_Verilog快速入门 (nowcoder.com)](https://www.nowcoder.com/exam/oj?page=1&tab=Verilog篇&topicId=301)

题目

制作一个四选一的多路选择器，要求输出定义上为线网类型

状态转换：

d0 11
d1 10
d2 01
d3 00

信号示意图：

在这里插入图片描述

波形示意图：

在这里插入图片描述

输入描述：

输入信号 d1,d2,d3,d4 sel
类型 wire

输出描述：

输出信号 mux_out
类型 wire

代码

//四选一多路器
`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
	reg [1:0] num;
	always @(*) begin
		case(sel)
			2'b00: num = d3;
			2'b01: num = d2;
			2'b10: num = d1;
			2'b11: num = d0;
			default: num = d0;
		endcase
	end
	assign mux_out = num;
	
//*************code***********//
endmodule
灵风_Brend
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