2017年11月_wyh135792

原创实验三：计数器、波形仿真、SignalTap

0-9计数器module cnt_0to9(clk,ov);input clk;output ov;reg ov;reg [27:0] con;always@(posedge clk) begin if(con==50000000) begin ov<=1; con<=0; end

2017-11-28 14:54:28 1179

原创实验六：计数器、ROM和DDS

设计目标（1）认识ROM （2）用计数器生成地址、读取ROM数据（3）用SignalTAP观察ROM的输出波形（4）理解二进制补码和无符号数（5）修改计数增量值，观察波形变化，思考输出频率和计数器增量值的关系。 // ************************************************************** //

2017-11-28 13:41:40 471

原创实验五：多周期移位寄存器

设计目标（1）设计时间基准电路和带使能的多周期移位寄存器 • （2）电路工作在50MHz （3）在每个时间基准信号有效的时钟周期 – 把一个拨码开关的状态值移位输入到寄存器的最低位 – 顺序移动移位寄存器的值 – 寄存器的每个比特送至一个LED灯上显示 //////////////////// 串入并出移位寄存器 /////////////////////////module shi

2017-11-28 13:34:20 713

原创实验四：时间基准电路和带使能的多周期计数器

时间基准电路与带使能的多周期计数器仿真module cnt_sync(CLK,CNTVAL,OV ); input CLK;output [31:0] CNTVAL;output OV;parameter MAX_VAL = 25_000_000;reg [31:0] CNTVAL;reg OV;always @ (posedge CLK) begin if(CNTVAL >= M

2017-11-28 13:15:06 418

原创实验一与实验二

实验一：FPGA实验项目创建，编译和下载用一个开关控制所有LED灯的亮灭!实验二：FPGA实验译码器组合逻辑2—4译码器module dec_2to4(in,out);input[1:0] in;output[3:0] out;reg[3:0] out;always@(in) begin case(in) 2'b00:out=8'b0000;

2017-11-28 10:26:24 313

原创 Verilog HDL语言的使用

实验一：用Verilog实现4-16线译码器module YIMAQI (Y,A);input[3:0] A;wire[3:0] A;output[15:0] Y;reg[15:0] Y;reg s;always@ (A) begin case(A) 4'b0000:Y<=16'b1111111111111110; 4'b0001:Y<=16'

2017-11-01 23:35:50 4787 1

原创原理图方式与验证

原理图方式与验证! 实验一：4-16线译码器的实现用两片74138（3-8译码器）实现4-16线译码器，原理图及仿真如下在仿真时出现了许多毛刺，这是由于逻辑门的作用引起的作竞争冒险现象实验二：12进制计数器用74161实现12进制计数器，原理图及仿真如下所示： [每计够12个脉冲就产生一个高电平信号，表示计够12个数] 实验三：20进制计数器用74161实现20进制计数器，原理图及

2017-11-01 23:04:43 1601

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