巴克码序列检测器Verilog代码Quartus仿真

hudezaiwu

于 2024-01-15 11:14:42 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/xiakunpei123/article/details/135596866

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名称：巴克码序列检测器Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

巴克码序列检测器

某通信接收机的同步信号为巴克码1110010。设计一个检测器，其输入为串行码x，当检测到巴克码时，输出检测结果y=1

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

部分代码展示:

//移位寄存器设计序列检测器
module xulie(
input clk,//时钟
input reset,//复位
input x,//输入串行码
output reg y//输出检测结果
);
//某通信接收机的同步信号为巴克码1110010。
//设计一个检测器，其输入为串行码x，
//当检测到巴克码时，输出检测结果y=1
reg [6:0] data=7'd0;//定义7bit数据，用于存储输入的串行数据
always@(posedge clk)
if(reset==1)//复位
data<=7'b0000000;//清零
else
data[6:0]<={data[5:0],x};//输入x移入data的最右位，同时data整体左移