m序列（伪随机序列）发生器Verilog代码Quartus仿真

最新推荐文章于 2024-01-31 14:31:45 发布

hudezaiwu

最新推荐文章于 2024-01-31 14:31:45 发布

阅读量757

点赞数 10

文章标签： fpga开发

本文链接：https://blog.csdn.net/xiakunpei123/article/details/135952748

版权

本文详细介绍了使用Verilog语言设计并实现了一个m序列发生器，基于线性反馈移位寄存器，以及如何在Quartus中进行编译和仿真，提供了关键代码片段和仿真结果。

摘要由CSDN通过智能技术生成

名称：m序列（伪随机序列）发生器Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

m序列（伪随机序列）发生器

线性反馈移位寄存器设计（m序列）

本源多项式为x5+x2+1

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

部分代码展示:

//m序列
module m_code(
    input clk,//时钟
    input rst,//复位
output reg seq_p,//伪码周期脉冲信号
    output reg seq_o//伪码序列
    );
reg [5:0] ddout=6'b000001;
always@(posedge clk)
   if(rst)begin
      ddout <= 6'b000001;//复位时，初值为00001
  end 
   else begin
     ddout[0] <=ddout[1];//移位
     ddout[1] <=ddout[2];//移位
     ddout[2] <=ddout[3];//移位
     ddout[3] <=ddout[4];//移位
     ddout[4] <=ddout[3]^ddout[0];//本源多项式为x5+x2+1
     seq_o<=ddout[0];
end 
reg [4:0] cnt=5'd1;
always@(posedge clk)
   if(rst)
      cnt<= 5'b1;//复位
   else
if(cnt==5'd31)
cnt<= 5'b1;
else
cnt<=cnt+5'b1;//计数1~31