名称:基于FPGA的8位阵列乘法器Verilog代码Quartus仿真(文末获取)
软件:Quartus
语言:Verilog
代码功能:
课程设计内容
利用COP2000实验仪、FPGA实验板为硬件平台,采用EDA设计工具和COP2000仿真软件,
设计并实现阵列乘法器功能。
课程设计要求
1.采用自上而下的设计方法,顶层设计建议采用原理图设计输入方式;底层设计输入方式自行选定;
2.设计的电路应由细胞模块和门电路等逻辑部件组成;
3.被乘数和乘数的位数均为8位二进制数
4.对设计电路进行功能仿真并验证其正确性,仿真数据由指导教师给出;
5.实现编程下载和硬件测试
6.独立设计、调试、仿真、下载和硬件测试并通过指导教师现场验收;
7.撰写课程设计报告。
1. 工程文件
2. 程序文件
顶层原理图
模块代码
3. 程序编译
4. 仿真图
部分代码展示:
//4bit乘法器输出组成8bit乘法器 module mul_8x8( input [7:0] c11,//4bit乘积1 input [7:0] c12,//4bit乘积2 input [7:0] c21,//4bit乘积3 input [7:0] c22,//4bit乘积4 output [15:0] result//结果 ); //将4个4bit乘积扩展后相加得到最终乘积 assign result=({8'b0,c11}+{4'b0,c12,4'b0}+{4'b0,c21,4'b0}+{c22,8'b0}); endmodule
源代码
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