基于FPGA的MSK调制波形Verilog代码Quartus仿真

名称：基于FPGA的MSK调制波形Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

基于FPGA的MSK调制波形

1、输入调制原始数据，输出MSK调制波形

2、包括差分编码模块，MSK调制模块，DDS模块，有符号乘法器模块等

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

差分编码模块

MSK调制模块

DDS模块

有符号乘法器模块

部分代码展示:

// megafunction wizard: %NCO v12.1%
// GENERATION: XML
// ============================================================
// Megafunction Name(s):
// dds_st
// ============================================================
// Generated by NCO 12.1 [Altera, IP Toolbench 1.3.0 Build 177]
// ************************************************************
// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
// ************************************************************
// Copyright (C) 1991-2014 Altera Corporation
// Any megafunction design, and related net list (encrypted or decrypted),
// support information, device programming or simulation file, and any other
// associated documentation or information provided by Altera or a partner
// under Altera's Megafunction Partnership Program may be used only to
// program PLD devices (but not masked PLD devices) from Altera.  Any other
// use of such megafunction design, net list, support information, device
// programming or simulation file, or any other related documentation or
// information is prohibited for any other purpose, including, but not
// limited to modification, reverse engineering, de-compiling, or use with
// any other silicon devices, unless such use is explicitly licensed under
// a separate agreement with Altera or a megafunction partner.  Title to
// the intellectual property, including patents, copyrights, trademarks,
// trade secrets, or maskworks, embodied in any such megafunction design,
// net list, support information, device programming or simulation file, or
// any other related documentation or information provided by Altera or a
// megafunction partner, remains with Altera, the megafunction partner, or
// their respective licensors.  No other licenses, including any licenses
// needed under any third party's intellectual property, are provided herein.
module dds (
phi_inc_i,
clk,
reset_n,
clken,
freq_mod_i,
fsin_o,
fcos_o,
out_valid);
input[24:0]phi_inc_i;
inputclk;
inputreset_n;
inputclken;
input[24:0]freq_mod_i;
output[14:0]fsin_o;
output[14:0]fcos_o;
outputout_valid;
dds_stdds_st_inst(
.phi_inc_i(phi_inc_i),
.clk(clk),
.reset_n(reset_n),
.clken(clken),
.freq_mod_i(freq_mod_i),
.fsin_o(fsin_o),
.fcos_o(fcos_o),
.out_valid(out_valid));
endmodule

源代码

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