名称:基于FPGA的2ASK的解调程序erilog代码Quartus仿真(文末获取)
软件:Quartus
语言:Verilog
代码功能:
环境:Altera
开发工具:Quartus
开发语言:Verilog
目前:已经有2ASK调制的project
要求:1.在这个project基础上写2ASK的解调程序
2.写以上2ASK解调程序的modelsim仿真testbench
1. 工程文件
2. 程序文件
3. 程序编译
4. RTL图
5. Testbench
6. 仿真图
部分代码展示:
module ASK( input clk, output [7:0]dataout, output demodul_data//解调信号 ); wire clkout; wire out; wire [7:0]sin; choose inst1( .clk(clk), .data_in(sin), .sel(out), .data_out(dataout) ); clk_div inst2( .clk(clk), .clk_out(clkout) ); MXL inst3( .clk(clkout), .out(out) ); nco inst4( .clk(clk), .sin(sin) ); //解调模块 demodulation i_demodulation( . clk(clk),//时钟 . dataout(dataout),//2ASK信号 . demodul_data(demodul_data)//解调信号 ); endmodule
源代码
扫描文章末尾的公众号二维码