名称:基于FPGA的12位全加器设计Verilog代码Quartus仿真(文末获取)
软件:Quartus
语言:Verilog
代码功能:
12位全加器
设计1位全加器,并将1位全加器组合为12位全加器
1.程序工程文件
2.程序运行
3.程序文件
4.程序结构(RTL图)
5.程序仿真
testbench
仿真图
十进制表示
可以看到两个加数加上进位等于和,若溢出则输出进位
部分代码展示:
//1bit全加器 module add_1bit( input add_1,//加数1 input add_2,//加数2 input c_in,//进位输入 output sum,//和 output c_out//进位输出 ); wire s1,c1,c2; assign s1=add_1 ^ add_2;//异或 assign c1=add_1 & add_2;//与 assign c2=c_in & s1;//与 assign c_out=c1 | c2;//或//进位输出 assign sum=c_in ^ s1;//异或//和 endmodule
源代码
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