基于74LS161芯片的21进制计数器设计VHDL代码Quartus仿真

最新推荐文章于 2024-10-02 17:39:32 发布

hudezaiwu

最新推荐文章于 2024-10-02 17:39:32 发布

阅读量425

点赞数 5

文章标签： fpga开发

本文链接：https://blog.csdn.net/xiakunpei123/article/details/141685355

版权

名称：基于74LS161芯片的21进制计数器设计VHDL代码Quartus仿真（文末获取）

软件：Quartus

语言：VHDL

代码功能：

基于74LS161芯片的21进制计数器

1、设计代码实现74LS161芯片功能

2、调用74LS161芯片，实现21进制计数器

3、对代码进行仿真

1. 74161的功能表

https://wenku.baidu.com/view/d5aeaeef172ded630b1cb668.html

2. 工程文件

3. 程序文件

4. 程序编译

5. RTL图

6. Vwf文件

7. 仿真图

切换为2进制显示

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--74161模块
ENTITY counter74161 IS
   PORT (
      ENP   : IN STD_LOGIC;--使能
      ENT   : IN STD_LOGIC;--使能
      LDN   : IN STD_LOGIC;--加载
      d     : IN STD_LOGIC_VECTOR(3 DOWNTO 0);--输入
      CLK   : IN STD_LOGIC;--时钟
      CLRN  : IN STD_LOGIC;--复位
      q     : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数输出
      RCO   : OUT STD_LOGIC--进位
   );
END counter74161;
ARCHITECTURE RTL OF counter74161 IS 
--内部信号
   SIGNAL ce      : STD_LOGIC;
   SIGNAL Q_buf : STD_LOGIC_VECTOR(3 DOWNTO 0);
   
BEGIN
   PROCESS (CLK, CLRN)
   BEGIN