名称:4位二进制74163计数器设计VHDL代码Quartus 正点原子新起点开发板1(文末获取)
软件:Quartus
语言:VHDL
代码功能:使用quartus用vhdl语言设计一个4位二进制74163计数器
本代码已在正点原子新起点开发板1验证,正点原子新起点开发板1如下,其他开发板可以修改管脚适配:
1. 工程文件
2. 程序文件
3. 程序编译
4. RTL图
5. 管脚分配
6. 仿真图
部分代码展示:
LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; --74163模块 ENTITY LS74163 IS PORT ( CLK : IN STD_LOGIC;--时钟 CLRN : IN STD_LOGIC;--复位 ENP : IN STD_LOGIC;--使能 ENT : IN STD_LOGIC;--使能 LDN : IN STD_LOGIC;--加载 d : IN STD_LOGIC_VECTOR(3 DOWNTO 0);--输入 q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数输出 RCO : OUT STD_LOGIC--进位 ); END LS74163; ARCHITECTURE RTL OF LS74163 IS --内部信号 SIGNAL ce : STD_LOGIC; SIGNAL Q_buf : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF (CLK'EVENT AND CLK = '1') THEN--时钟上升沿 IF(CLRN = '0')THEN--同步清零 Q_buf <= "0000"; ELSIF (LDN = '0') THEN--加载 Q_buf <= d; ELSIF (ce = '1') THEN--计数使能 Q_buf <= Q_buf + "0001"; ELSE Q_buf <= Q_buf; END IF; END IF;
源代码
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