脚本读入ip相关文件（RTL&XDC）

于 2023-11-30 19:59:25 发布
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分类专栏： fpga 脚本 文章标签： fpga
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版权

1.RTL文件读入，很好理解：

read_verilog [glob ip_name/synth/*.v ]
read_verilog [glob ip_name/source/*.v ]
read_verilog [glob ip_name/ip_0/hdl/*.v ]
read_verilog [glob ip_name/ip_0/synth/*.v ]

2.XDC文件读入，注意约束范围：

read_xdc -cells phy/inst "ip_name/synth/..._ooc.xdc"
read_xdc -cells phy/inst "ip_name/source/..._phy.xdc"
read_xdc -cells phy/inst/diablo_gt.diablo_gt_phy_wrapper/gtwizard_top_i "ip_name/ip_0/synth/..._ooc.xdc"
read_xdc -cells phy/inst/diablo_gt.diablo_gt_phy_wrapper/gtwizard_top_i "ip_name/ip_0/synth/..._gt.xdc"

read_xdc -cells phy/inst "ip_name/synth/..._late.xdc"

xiuminxu
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