2022NV暑期实习笔试题（ASIC Physical Design）

**题外话：**考后发现ASIC Physical Design是后端但又偏前端一些，VLSI就是纯纯的后端，前人经验，有问题就直接问HR。

题型十题简答题，每一题均有至少两问，虽然是纯英文，但是题目还是能看懂的。
1、verilog写RTL代码，设计2:1MUX，以及用2:1MUX设计4:1MUX并且画出电路图。
2、计算FIFO最小深度，假设fifo使用格雷码，如何约束格雷码总线上的偏差。
在异步FIFO中使用格雷码，由于格雷码中数据变动次数少，可以减小亚稳态的概率，并且即使是出于亚稳态也没关系，因为当产生亚稳态时，变化的这一位的值，他的状态要么是变化前的值，要么是变化后的值。然后该值再经过传输后经过快时钟的判断，就不会出现问题。

3、在两个Flipflop中间插入latch，画出时序图，以及latch是如何优化hold timing.
4、给定两个点的坐标，用脚本语言将两点之间的最小距离经过的坐标输出。
5、读工具仿出来的信息，并且从中获取信息点（考验对工具的掌握以及实际操作的情况）
6、对优化（包括但不限于时钟树优化）前后的电路图进行分析有什么不同之处，具体到某一个模块。
7、根据填命令缺少的数据，主要是一些时钟和时序，只要考察队各个延迟数据的理解和熟悉程度，包括时钟周期，建立时间、时钟延迟等。
8、（题目不是很懂）首先给时钟的波形，然后让画出基于上升沿的最小时钟长度，基于下降沿的最小时钟长度，基于上升沿的最小时钟脉冲，基于下降沿的最小时钟长度？？？？