verilog实现二分频

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/18 19:23:07
// Design Name: 
// Module Name: dev_2
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module dev_2(
    input clk,
    input rst_n,
    
    output out_clk
    );
    
    reg tmp;
    
    always@(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            tmp<=0;
        end
        else
            tmp<=~tmp;
    end
    assign out_clk=tmp;
endmodule

测试文件：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/18 19:25:56
// Design Name: 
// Module Name: tb_dev_2
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module tb_dev_2();
    
    reg clk;
    reg rst_n;
    wire out_clk;
    
    initial begin
        clk=0;
        rst_n=0;
        #5
        clk=1;
        rst_n=1;
        
    end
 always #5 clk=~clk;
    
dev_2 u0(
   .clk(clk),
   .rst_n(rst_n),
   
   .out_clk(out_clk)
    );
    
endmodule

结果：

--晓凡 2022年10月18日于桂林书